高級HDL綜合和SoC原型設(shè)計

目錄
第？1？章 概述 1
1.1 摩爾的預(yù)言與現(xiàn)實 2
1.2 ASIC設(shè)計與工藝節(jié)點的縮減 5
1.3 英特爾處理器的演變 6
1.4 ASIC設(shè)計 7
1.5 ASIC設(shè)計流程 10
1.6 ASIC/SoC設(shè)計的挑戰(zhàn) 13
1.7 總結(jié) 14
第？2？章 SoC設(shè)計 15
2.1 SoC設(shè)計 16
2.2 SoC設(shè)計流程 17
2.3 SoC原型設(shè)計與挑戰(zhàn) 20
2.4 總結(jié) 21
第？3？章 RTL設(shè)計指南 23
3.1 RTL設(shè)計指南 24
3.2 RTL設(shè)計實際場景 25
3.3 用括號運算符分組 30
3.4 三態(tài)總線和三態(tài)邏輯 31
3.5 敏感列表不完整 32
3.6 共享公共資源 33
3.7 多時鐘域設(shè)計 36
3.8 臨時變量的賦值順序 37
3.9 門控時鐘 38
3.10 時鐘使能 39
3.11 總結(jié) 39
第？4？章 RTL設(shè)計和驗證 41
4.1 SoC的RTL設(shè)計策略 42
4.2 SoC的RTL驗證策略 43
4.3 設(shè)計場景 44
4.4 狀態(tài)機的優(yōu)化 47
4.5 復雜設(shè)計的RTL設(shè)計 49
4.6 頂層RTL設(shè)計 50
4.7 總結(jié) 50
第？5？章 處理器設(shè)計和架構(gòu)設(shè)計 53
5.1 處理器架構(gòu)和基本參數(shù) 54
5.2 處理器功能與架構(gòu)設(shè)計 58
5.3 處理器架構(gòu)與微架構(gòu) 59
5.4 RTL設(shè)計與綜合策略 69
5.5 設(shè)計場景 70
5.6 性能提升 77
5.7 在SoC原型設(shè)計中處理器的應(yīng)用 78
5.8 總結(jié) 79
第？6？章 SoC設(shè)計中的總線和協(xié)議 81
6.1 數(shù)據(jù)傳輸方案 82
6.2 三態(tài)總線 83
6.3 串行總線協(xié)議 84
6.4 總線仲裁 87
6.5 設(shè)計場景 88
6.6 高密度FPGA結(jié)構(gòu)和總線 94
6.7 單主控AHB 96
6.8 本討論對SoC原型設(shè)計有何幫助？ 97
6.9 總結(jié) 97
第？7？章 存儲器和存儲控制器 99
7.1 存儲器 100
7.2 DDR 105
7.3 SRAM控制器和時序約束 106
7.4 SDRAM控制器和時序約束 107
7.5 FPGA設(shè)計與存儲器 108
7.6 存儲器控制器 110
7.7 本討論對SoC原型設(shè)計有何幫助？ 111
7.8 總結(jié) 114
第？8？章 DSP算法與視頻處理 115
8.1 DSP處理器 116
8.2 DSP算法與實現(xiàn) 117
8.3 DSP處理環(huán)境 119
8.4 數(shù)字信號處理算法的架構(gòu) 119
8.5 視頻編碼器和解碼器 121
8.6 本討論對SoC原型設(shè)計有何幫助？ 122
8.7 設(shè)計場景 125
8.8 總結(jié) 128
第？9？章 ASIC和FPGA綜合 129
9.1 設(shè)計分區(qū) 130
9.2 RTL 綜合 131
9.3 設(shè)計約束 132
9.4 綜合和約束 133
9.5 基于FPGA的SoC原型設(shè)計的綜合 136
9.6 FPGA和ASIC綜合過程中的實際場景 139
9.7 總結(jié) 140
第？10？章 靜態(tài)時序分析 141
10.1 同步電路與時序 142
10.2 亞穩(wěn)態(tài) 143
10.3 亞穩(wěn)態(tài)和多時鐘域設(shè)計 144
10.4 時序分析 144
10.5 時序收斂 145
10.6 同步設(shè)計中的時序路徑 147
10.7 時序分析工具應(yīng)具備的功能 150
10.8 建立時間分析 150
10.9 保持時間分析 153
10.10 時鐘的網(wǎng)絡(luò)延遲 155
10.11 生成時鐘 155
10.12 時鐘多路復用與假路徑 156
10.13 門控時鐘 156
10.14 多周期路徑 157
10.15 FPGA設(shè)計中的時序 157
10.16 FPGA設(shè)計中的時序分析 158
10.17 本討論對SoC原型設(shè)計有何幫助？ 159
10.18 總結(jié) 160
第？11？章 SoC原型設(shè)計 161
11.1 基于FPGA的SoC原型設(shè)計 162
11.2 高密度FPGA和原型設(shè)計 165
11.3 Xilinx 7系列FPGA 166
11.4 總結(jié) 173
第？12？章 SoC原型設(shè)計指南 175
12.1 SoC原型設(shè)計階段應(yīng)遵循的指導原則 176
12.2 對RTL進行修改以使其具有FPGA的等效功能 177
12.3 原型制作過程中的注意事項 179
12.4 單FPGA設(shè)計的SoC原型設(shè)計指南 182
12.5 多FPGA設(shè)計的SoC原型設(shè)計指南 186
12.6 原型設(shè)計階段IP使用指南 188
12.7 引腳復用設(shè)計指南 189
12.8 IO 多路復用及在原型設(shè)計中的應(yīng)用 189
12.9 使用LVDS進行高速串行數(shù)據(jù)傳輸 191
12.10 使用LVDS在并行線上發(fā)送時鐘信號 191
12.11 使用增量編譯流程 191
12.12 總結(jié) 192
第？13？章 設(shè)計集成與SoC綜合 193
13.1 SoC架構(gòu) 194
13.2 設(shè)計分區(qū) 194
13.3 設(shè)計分區(qū)中的挑戰(zhàn) 195
13.4 如何克服分區(qū)難題？ 198
13.5 設(shè)計分區(qū)對EDA工具的需求 200
13.6 更好的原型設(shè)計綜合效果 202
13.7 FPGA設(shè)計中的約束與綜合 204
13.8 總結(jié) 206
第？14？章 互連線延遲和時序 207
14.1 接口與互連 208
14.2 高速數(shù)據(jù)傳輸接口 209
14.3 多FPGA通信接口 210
14.4 延遲互連 211
14.5 板級延遲時序 212
14.6 設(shè)計接口邏輯時的注意事項 214
14.7 IO規(guī)劃與約束 215
14.8 IO復用 217
14.9 FPGA的IO端口綜合 219
14.10 現(xiàn)代FPGA的IO和接口 219
14.11 本討論對SoC原型設(shè)計有何幫助？ 220
14.12 總結(jié) 221
第？15？章 SoC原型設(shè)計和調(diào)試技巧 223
15.1 SoC設(shè)計與考慮因素 224
15.2 選擇目標FPGA 225
15.3 SoC原型開發(fā)平臺 226
15.4 如何降低原型設(shè)計的風險？ 227
15.5 原型設(shè)計的挑戰(zhàn)與對策？ 228
15.6 多FPGA架構(gòu)與限制因素 229
15.7 Zynq原型板特點 230
15.8 總結(jié)236
第？16？章 板級測試 237
16.1 板級啟動及需要測試的內(nèi)容 238
16.2 調(diào)試計劃與檢查清單238
16.3 FPGA板上有哪些不同的問題？ 240
16.4 多FPGA接口的測試 241
16.5 調(diào)試邏輯與邏輯分析儀的使用 243
16.6 系統(tǒng)級驗證與調(diào)試 247
16.7 SoC原型的未來發(fā)展 248
16.8 總結(jié) 249
附錄 251
附錄A 常用Synopsys命令 252
附錄B Xilinx-7系列 252
附錄C Intel FPGA Stratix 10系列 254