Verilog 數(shù)字設計原理

目錄
第？1？章 導論 1
1.1 集成電路產業(yè) 2
1.2 數(shù)字時代 2
1.3 布爾代數(shù)和邏輯設計 6
1.4 計算機輔助設計 6
1.5 ASIC設計流程 8
1.6 硬件描述語言 11
1.7 基于寄存器傳輸級的設計 14
1.8 功能驗證 17
1.9 邏輯綜合 19
1.10 時序驗證 20
1.11 物理設計 23
1.12 更多關于設計流程的內容 24
1.13 練習題 25
參考文獻 26
第？2？章 Verilog基礎 27
2 .1 Verilog HDL簡介 28
2.2 模塊和端口 29
2.3 Verilog中數(shù)字的表示 35
2.4 數(shù)據(jù)類型 37
2.5 連續(xù)賦值語句 41
2.6 過程語句結構 41
2.7 Verilog原語 48
2.8 表達式 50
2.9 仿真環(huán)境 60
2.10 練習題 63
參考文獻 67
第？3？章 Verilog高級話題 69
3.1 抽象級別 70
3.2 if-else語句 70
3.3 case、casez和casex語句 74
3.4 for 循環(huán)語句 77
3.5 函數(shù)和任務 79
3.6 參數(shù)化設計 82
3.7 電路中的延遲 83
3.8 阻塞賦值和非阻塞賦值 94
3.9 一些有用的系統(tǒng)任務 99
3.10 高級Verilog仿真 102
3.11 Verilog高級功能 104
3.12 練習題 106
參考文獻 115
第？4？章 數(shù)的表示 117
4.1 數(shù)的精度和分辨率 118
4.2 定點數(shù) 119
4.3 浮點數(shù) 133
4.4 其他二進制數(shù) 134
4.5 練習題 134
參考文獻 136
第？5？章 組合邏輯電路 137
5.1 數(shù)據(jù)流級描述 138
5.2 行為級描述 140
5.3 結構級描述 145
5.4 組合邏輯電路 145
5.5 組合邏輯電路的基本構件：邏輯單元 147
5.6 組合電路中的基本模塊：算術單元 158
5.7 練習題 183
參考文獻 187
第？6？章 時序邏輯電路 189
6.1 時序邏輯電路簡介 190
6.2 行為級描述 200
6.3 結構級描述 203
6.4 常用的時序邏輯電路模塊 203
6.5 練習題 221
參考文獻 228
第？7？章 數(shù)字系統(tǒng)設計 229
7.1 系統(tǒng)設計：從虛擬到現(xiàn)實 230
7.2 系統(tǒng)級設計：存儲系統(tǒng) 257
7.3 設計架構和時序圖 275
7.4 霍夫曼編碼設計 286
7.5 練習題 301
參考文獻 322
第？8？章 高級系統(tǒng)設計 323
8.1 DRAM 324
8.2 Flash 325
8.3 同步器設計 326
8.4 計算機組成 352
8.5 組件標簽引擎的數(shù)字設計 376
8.6 練習題 389
參考文獻 394
第？9？章 I/O接口 395
9.1 I/O控制器 396
9.2 總線 408
9.3 串行傳輸技術 410
9.4 嵌入式軟件I/O接口 414
9.5 加速器 423
9.6 練習題 441
參考文獻 442
第？10？章 使用Design Compiler進行邏輯綜合 443
10.1 可綜合設計 444
10.2 綜合流程 446
10.3 設置設計約束 457
10.4 設計編譯 468
10.5 自適應閾值引擎 482
10.6 練習題 485
參考文獻 489
附錄 491
附錄A 基本邏輯門和用戶定義的原語 492
附錄B 不可綜合結構 501
附錄C 高級線網(wǎng)數(shù)據(jù)類型 504
附錄D 有符號乘法器 505
附錄E 設計規(guī)則和指南 509
參考文獻 521