數(shù)字系統(tǒng)設(shè)計與實踐

第1章 數(shù)字電路設(shè)計概述
1.1 什么是數(shù)字電路設(shè)計
1.2 數(shù)字系統(tǒng)實現(xiàn)方式
本章習(xí)題
第2章 Verilog語言和Modelsim軟件入門
2.1 一個與非門電路的設(shè)計
2.1.1 與非門電路描述和測試激勵編寫
2.1.2 利用Modelsire軟件進(jìn)行電路功能仿真
2.2 Verilog硬件描述語言簡介
2.2.1 Verilog HDL基本語法
2.2.2 運(yùn)算符
2.2.3 描述語句
2.2.4 系統(tǒng)任務(wù)
本章習(xí)題
第3章 組合邏輯電路設(shè)計
3.1 組合邏輯電路
3.1.1 簡介
3.1.2 基本門電路及其描述
3.2 常見組合邏輯電路
3.2.1 編碼器／譯碼器
3.2.2 多路數(shù)據(jù)選擇器
3.2.3 加法器
3.2.4 數(shù)值比較器
3.3 測試激勵編寫
3.4 門電路的延時和競爭冒險
3.4.1 門電路的延時
3.4.2 競爭冒險的產(chǎn)生
本章習(xí)題
第4章 時序邏輯電路設(shè)計
4.1 時序邏輯電路
4.2 基本時序邏輯電路及其設(shè)計
4.2.1 D觸發(fā)器
4.2.2 D觸發(fā)器的延時作用
4.2.3 計數(shù)器
4.2.4 分頻器
4.2.5 移位寄存器
4.2.6 隨機(jī)序列產(chǎn)生器
4.2.7 存儲器設(shè)計
4.2.8 FIFO設(shè)計
4.3 流水線
4.4 鎖存器和觸發(fā)器
4.4.1 鎖存器
4.4.2 觸發(fā)器
4.5 觸發(fā)器的建立時間和保持時間
本章習(xí)題
第5章 狀態(tài)機(jī)設(shè)計和層次化設(shè)計
5.1 狀態(tài)機(jī)設(shè)計
5.1.1 什么是狀態(tài)機(jī)
5.1.2 狀態(tài)機(jī)設(shè)計方法
5.1.3 狀態(tài)機(jī)設(shè)計舉例
5.2 層次化設(shè)計
5.2.1 模塊例化方法
5.2.2 層次化設(shè)計
5.3 測試激勵編寫
5.3.1 基本測試激勵編寫
5.3.2 通過文件傳輸信號
本章習(xí)題
第6章 SPI接口電路設(shè)計
6.1 SPI接口電路概述
6.2 SPI接口電路設(shè)計
本章習(xí)題
第7章 DDS電路設(shè)計
7.1 基于查表法的DDS電路設(shè)計
7.2 基于CORDIC算法的DDS電路設(shè)計
本章習(xí)題
第8章 AD9858芯片中數(shù)字電路設(shè)計
8.1 認(rèn)識AD9858芯片
8.2 AD9858芯片模塊劃分和功能要求
8.3 AD9858芯片頂層設(shè)計和驗證
本章習(xí)題
第9章 濾波器設(shè)計
9.1 數(shù)字濾波器概述
9.2 FIR濾波器介紹
9.3 FIR濾波器MATLAB實現(xiàn)
9.4 FIR濾波器RTL實現(xiàn)
9.4.1 RTL設(shè)計
9.4.2 功能仿真
本章習(xí)題
0章 JESD204B接口電路設(shè)計
10.1 JESD204B接口電路概述
10.2 JESD204B發(fā)送電路設(shè)計要求
10.3 JESD204B發(fā)送電路具體設(shè)計
本章習(xí)題
第ll章 FPGA開發(fā)入門
11.1 什么是FPGA
11.2 FPGA開發(fā)流程
11.3 FPGA開發(fā)實例
11.3.1 安裝QuratusⅡ
11.3.2 FPGA開發(fā)實例
本章習(xí)題
2章 數(shù)字芯片設(shè)計流程
12.1 數(shù)字芯片設(shè)計流程概述
12.2 DDs數(shù)字電路設(shè)計實例
12.2.1 DDS的RTL描述
12.2.2 DDS電路仿真
12.2.3 DDS電路邏輯綜合
12.2.4 DDS電路版圖設(shè)計
12.3 數(shù)字芯片設(shè)計學(xué)習(xí)要求
本章習(xí)題
3章 總結(jié)和展望
附錄
A Verilog語法要點小結(jié)
B Verilog代碼編寫規(guī)范
主要參考文獻(xiàn)