后量子密碼芯片設計

第1章 緒論 1
1.1 信息安全與密碼體制 1
1.2 量子計算機的潛在威脅 3
1.3 后量子密碼 5
1.4 基于格的后量子密碼 7
參考文獻 10
第2章 基于格的后量子密碼算法理論 14
2.1 格理論基礎 14
2.2 格難題及其在密碼學中的應用 15
2.2.1 經(jīng)典格難題 15
2.2.2 應用于密碼學的格難題 17
參考文獻 19
第3章 基于格的后量子密碼芯片的研究現(xiàn)狀與技術(shù)挑戰(zhàn) 21
3.1 研究現(xiàn)狀 21
3.2 技術(shù)挑戰(zhàn) 23
3.2.1 多樣化格密碼方案與安全SoC芯片的適配性 23
3.2.2 核心算子的資源開銷與運算性能平衡 24
3.2.3 安全IP功能可配置性需求與資源開銷平衡 24
3.2.4 多層次高效側(cè)信道攻擊防御機制 25
參考文獻 26
第4章 SHA-3硬件加速單元 28
4.1 SHA-3研究現(xiàn)狀 29
4.2 SHA-3算法分析 30
4.2.1 哈希函數(shù) 30
4.2.2 參數(shù)構(gòu)造 31
4.2.3 海綿結(jié)構(gòu) 32
4.2.4 迭代函數(shù) 34
4.3 SHA-3算法的硬件實現(xiàn) 38
4.3.1 哈希函數(shù) 39
4.3.2 迭代運算模塊 44
4.3.3 控制模塊 44
4.3.4 截取模塊 46
4.4 SHA-3電路架構(gòu)優(yōu)化 46
4.4.1 輪常數(shù)的簡化 46
4.4.2 流水線結(jié)構(gòu) 48
4.4.3 循環(huán)展開結(jié)構(gòu) 49
4.5 硬件實驗結(jié)果 52
參考文獻 54
第5章 高斯采樣器與側(cè)信道攻擊防御機制 58
5.1 側(cè)信道攻擊與防御機制分析 59
5.1.1 時間攻擊 60
5.1.2 功耗分析攻擊 60
5.1.3 側(cè)信道攻擊防御機制 63
5.2 高斯采樣算法的性能評估 68
5.2.1 高斯采樣算法分析 68
5.2.2 高斯采樣器性能評估 73
5.3 具有時間攻擊防御機制的 CDT高斯采樣器設計 75
5.3.1 存儲資源優(yōu)化方案設計 75
5.3.2 具有恒定采樣時間的采樣步驟設計 79
5.3.3 CDT高斯采樣器電路結(jié)構(gòu) 81
5.3.4 時間攻擊測試與硬件實現(xiàn)結(jié)果 82
5.4 具有SPA攻擊防御機制的可配置 BS-CDT高斯采樣器設計 86
5.4.1 BS-CDT高斯采樣器的SPA攻擊易損性分析 88
5.4.2 針對BS-CDT高斯采樣器的選擇輸入SPA攻擊方案設計 90
5.4.3 SPA攻擊防御機制設計 92
5.4.4 SPA攻擊測試和硬件實現(xiàn)結(jié)果 93
參考文獻 100
第6章 數(shù)論變換單元 105
6.1 數(shù)論變換研究現(xiàn)狀 105
6.2 數(shù)論變換理論基礎 107
6.2.1 多項式乘法 107
6.2.2 數(shù)論變換 108
6.2.3 多項式乘法實現(xiàn) 111
6.2.4 應用于數(shù)論變換的模乘算法 114
6.3 可重構(gòu)數(shù)論變換單元設計 116
6.3.1 數(shù)論變換整體架構(gòu) 116
6.3.2 基本模運算器的設計 119
6.3.3 可重構(gòu)蝶形運算模塊設計 126
6.3.4 數(shù)論變換功能模塊設計 129
6.3.5 可重構(gòu)數(shù)論變換設計 133
6.4 硬件實現(xiàn)結(jié)果 136
參考文獻 138
第7章 可重構(gòu)Ring-LWE密碼處理器 141
7.1 數(shù)據(jù)通路與數(shù)據(jù)存儲方案設計 141
7.1.1 Ring-LWE公鑰加密方案的運算流程優(yōu)化設計 141
7.1.2 可配置數(shù)據(jù)通路的設計 143
7.1.3 數(shù)據(jù)存儲方案設計 146
7.2 Ring-LWE密碼處理器架構(gòu)與微指令設計 147
7.3 硬件實現(xiàn)結(jié)果與對比分析 151
參考文獻 155
第8章 后量子密鑰交換協(xié)議芯片 157
8.1 多項式系數(shù)采樣單元設計 157
8.1.1 基于流密碼的PRNG方案 159
8.1.2 基于Trivium的均勻分布采樣單元 161
8.1.3 基于Trivium的二項分布采樣器 163
8.2 密鑰交換系統(tǒng)架構(gòu)與運算流程優(yōu)化設計 164
8.3 FPGA實現(xiàn)結(jié)果與對比分析 167
8.4 ASIC實現(xiàn)與結(jié)果分析 171
參考文獻 174
第9章 后量子密碼Saber處理器 176
9.1 研究現(xiàn)狀 176
9.2 Saber算法理論基礎 178
9.3 Saber協(xié)處理器設計 184
9.3.1 Saber協(xié)處理器整體結(jié)構(gòu) 184
9.3.2 SHA-3模塊的硬件實現(xiàn) 186
9.3.3 二項分布采樣模塊 188
9.3.4 多項式乘法器 189
9.3.5 其余功能子模塊 197
9.3.6 Saber協(xié)處理器指令格式 199
9.4 硬件實現(xiàn)結(jié)果 200
參考文獻 201
第10章 后量子密碼Kyber處理器 204
10.1 研究現(xiàn)狀 204
10.2 Kyber算法理論基礎 205
10.2.1 序言與注釋 205
10.2.2 Kyber.PKE 206
10.2.3 Kyber.KEM 208
10.3 安全等級 210
10.4 Kyber協(xié)處理器設計 211
10.4.1 Kyber協(xié)處理器系統(tǒng)架構(gòu) 211
10.4.2 多項式運算單元 211
10.4.3 SHA-3單元設計 223
10.4.4 采樣模塊設計 224
10.5 FPGA與ASIC實現(xiàn)結(jié)果 226
10.5.1 FPGA實現(xiàn)結(jié)果 226
10.5.2 ASIC實現(xiàn)結(jié)果與芯片版圖 227
參考文獻 228
第11章 總結(jié)與展望 231
11.1 本書內(nèi)容總結(jié) 231
11.2 未來展望 231