第二十四屆計算機(jī)工程與工藝年會暨第十屆微處理器技術(shù)論壇論文集

高速背板阻抗受控孔設(shè)計研究.
先進(jìn)納米工藝下運用多位寄存器的物理設(shè)計優(yōu)化方法
RISC-V指令集架構(gòu)的亂序超標(biāo)量處理器中指令融合的實現(xiàn)
亂序超標(biāo)量處理器中指令定序單元的形式化驗證
天河三號原型機(jī)分布式并行深度神經(jīng)網(wǎng)絡(luò)性能評測及調(diào)優(yōu)
高性能微處理器存儲流水線增強(qiáng)的實現(xiàn)與評估
一種基于SerDes的低延遲片間傳輸協(xié)議
支持兩種編碼格式的PCS鏈路訓(xùn)練模塊的設(shè)計與實現(xiàn)
基于DSP的動車組牽引控制單元程序設(shè)計與實現(xiàn)
基于機(jī)器學(xué)習(xí)的短路違反預(yù)測方法
高性能CPU物理設(shè)計中調(diào)整流程一致性的方法
一種面向微處理器功能驗證的敏捷方法與實踐
片上網(wǎng)絡(luò)容錯路由算法研究綜述
一種CDC信號滑動窗口時序分析方法
PCIe節(jié)點間PIPE直連接口的設(shè)計與實現(xiàn)
基于開源工具的RISC-V處理器核驗證
微處理器內(nèi)安全子系統(tǒng)的安全增強(qiáng)技術(shù)
某全密閉加固計算機(jī)結(jié)構(gòu)熱設(shè)計研究
TVM上基于Matrix-DSP的矩陣乘法的基本優(yōu)化方法
訪存子系統(tǒng)關(guān)鍵參數(shù)配置對訪存延遲的影響的實例研究
基于RISC-V的身份證號識別系統(tǒng)設(shè)計與實現(xiàn)
支持混合數(shù)據(jù)長度的浮點加法部件設(shè)計
一種最大值比較選擇電路的設(shè)計與實現(xiàn)
基于嵌入式設(shè)備的卷積映射實現(xiàn)及性能分析類腦計算芯片片上網(wǎng)絡(luò)研究
圖形處理器電路設(shè)計仿真與測試技術(shù)研究
基于RISC-V的數(shù)字信號處理擴(kuò)展指令集的設(shè)計與實現(xiàn)
基于Docker的戰(zhàn)術(shù)云資源池服務(wù)技術(shù)研究
混合安全等級多核處理系統(tǒng)看門狗設(shè)計
面向大規(guī)模多核處理器的低功耗片上光互連網(wǎng)絡(luò)研究
智能芯片綜述與機(jī)載可行性分析
電源完整性對高速串行總線影響分析
QFN器件焊接可靠性分析和驗證
一種離散量接口電路片內(nèi)集成雷擊防護(hù)設(shè)計
一種非亂序存儲的數(shù)據(jù)交織加固技術(shù)
基于硬件仿真加速器的PCIE功耗評估流程優(yōu)化研究
海洋環(huán)境下機(jī)載計算機(jī)結(jié)構(gòu)件的防護(hù)技術(shù)研究與應(yīng)用
高性能FPGA的輻射發(fā)射及其屏蔽抑制
基于多層神經(jīng)網(wǎng)絡(luò)的軍事文本知識抽取方法研究
基于HXDSP的眾核虛擬平臺設(shè)計
基于機(jī)器學(xué)習(xí)方法的高速信道建模研究
航母裝備信息系統(tǒng)知識圖譜的構(gòu)建方法
一種基于系統(tǒng)結(jié)點狀態(tài)的任務(wù)調(diào)度策略
FPD平行端口矩形區(qū)域內(nèi)電阻驅(qū)動的自動布線算法
基于機(jī)器學(xué)習(xí)的PCB走線電阻計算方法
面向高帶寬I/O的片上網(wǎng)絡(luò)優(yōu)化