Cadence Concept-HDL & Allegro原理圖與電路板設(shè)計(jì)（第2版）

第1章 概述\t
1．1 功能特點(diǎn)\t
1．2 設(shè)計(jì)流程\t
1．3 Cadence Allegro SPB 新功能介紹
1．4 進(jìn)入HDL設(shè)計(jì)界面\t
1．5 Allegro PCB Editor入門\t
第2章 項(xiàng)目相關(guān)設(shè)置\t
第3章 進(jìn)入設(shè)計(jì)和打包\t
3．1 放置元件\t
3．2 連接電路圖\t
3．3 打包（Packaging）簡介\t
3．4 添加電容器\t
3．5 創(chuàng)建附加頁\t
3．6 其他指令的使用\t
3．7 運(yùn)行規(guī)則檢驗(yàn)（Rules Checker）\t
3．8 交叉標(biāo)注（Cross Reference）\t
3．9 打印原理圖\t
第4章 層次圖和組的設(shè)計(jì)\t
4．1 創(chuàng)建層次圖\t
4．2 查看DAAMP設(shè)計(jì)\t
4．3 團(tuán)隊(duì)設(shè)計(jì)（Team Design）\t
4．4 DATA設(shè)計(jì)的創(chuàng)建\t
4．5 ROOT設(shè)計(jì)的創(chuàng)建\t
4．6 層次圖的打包\t
4．7 交叉標(biāo)注和層次圖繪制\t
4．8 元件清單報(bào)告（Bill of Materials）
4．9 運(yùn)行電子規(guī)則檢測\t
4．10 創(chuàng)建網(wǎng)表報(bào)告\t
4．11 多樣性設(shè)計(jì)（Variant）\t
第5章 設(shè)計(jì)規(guī)則的預(yù)設(shè)置\t
5．1 電氣規(guī)則設(shè)置\t
5．2 差分對(duì)（Differential Pairs）\t
5．3 相對(duì)傳輸延遲\t
5．4 網(wǎng)絡(luò)類（Net Classes）\t
5．5 附加元件屬性\t
第6章 規(guī)則驅(qū)動(dòng)布局\t
6．1 加載網(wǎng)表\t
6．2 元件的布局\t
6．3 信號(hào)走線\t
6．4 重命名參考標(biāo)識(shí)符\t
6．5 回注（Back Annotation）\t
6．6 項(xiàng)目存檔（Archiving a Project）\t
第7章 工程變更\t
7．1 復(fù)制原有項(xiàng)目\t
7．2 修改原理圖\t
7．3 重新打包原理圖\t
7．4 同步設(shè)計(jì)\t
7．5 編輯PCB布線\t
7．6 使用PCB的約束管理器\t
第8章 設(shè)計(jì)重用\t
8．1 調(diào)用已創(chuàng)建的工程\t
8．2 案例研究：概述\t
8．3 案例分析：相對(duì)傳輸延遲規(guī)則\t
8．4 案例分析：差分對(duì)規(guī)則\t
8．5 案例分析：約束范圍\t
第9章 PCB基礎(chǔ)及用戶界面\t
9．1 PCB基礎(chǔ)知識(shí)\t
9．1．1 PCB的材料\t
9．1．2 PCB的結(jié)構(gòu)\t
9．1．3 PCB的制造流程\t
9．1．4 Cadence在PCB設(shè)計(jì)中的作用及優(yōu)勢
9．1．5 PCB設(shè)計(jì)和電磁兼容\t
9．1．6 PCB設(shè)計(jì)常用術(shù)語\t
9．2 Allegro PCB編輯器向?qū)t
9．3 PCB編輯器用戶界面的操作\t
9．4 用腳本文件控制可視及顏色\t
9．5 著色和使用查找過濾器\t
9．6 顯示元件指令的查找過濾器\t
第10章 焊盤制作\t
10．1 基本概念\t
10．2 創(chuàng)建Flash Symbol\t
10．3 創(chuàng)建焊盤過孔\t
10．4 貼片焊盤的制作\t
第11章 元件封裝的制作\t
11．1 封裝符號(hào)基本類型\t
11．2 利用向?qū)е谱鱀IP16的封裝\t
11．3 手工制作DIP14的封裝\t
11．4 手工制作SOIC16的封裝\t
11．5 邊緣連接器（Edge Connector）的制作
11．6 分立元件（DISCRETE）封裝的制作
11．6．1 貼片的分立元件封裝的制作\t
11．6．2 直插的分立元件封裝的制作\t
11．6．3 自定義焊盤封裝制作\t
第12章 電路板的建立\t
12．1 建立電路板機(jī)械符號(hào)\t
12．2 創(chuàng)建主設(shè)計(jì)文件（．brd）\t
12．3 從Design Entry HDL進(jìn)入PCB Editor
12．4 從Design Entry CIS進(jìn)入PCB Editor
12．5 從第三方導(dǎo)入網(wǎng)絡(luò)表\t
第13章 設(shè)定設(shè)計(jì)約束\t
13．1 物理規(guī)則設(shè)置\t
13．2 間距規(guī)則設(shè)置\t
13．3 設(shè)置組間規(guī)則\t
13．4 設(shè)置屬性\t
13．5 設(shè)置約束管理器\t
13．6 在指定線路上布線\t
13．7 設(shè)置擴(kuò)展設(shè)計(jì)規(guī)則\t
13．8 擴(kuò)展設(shè)計(jì)規(guī)則的自動(dòng)布線\t
第14章 元件布局\t
14．1 布局規(guī)劃\t
14．2 分配元件序號(hào)\t
14．3 手工擺放元件\t
14．4 快速擺放并復(fù)制電路\t
第15章 高級(jí)布局\t
15．1 顯示飛線\t
15．2 交換\t
15．3 基于ALT_SYMBOL屬性的高級(jí)布線
15．4 按原理圖頁手動(dòng)布局\t
15．5 對(duì)DE CIS原理圖手動(dòng)布局\t
15．6 使用PCB Router自動(dòng)布局\t
第16章 敷銅\t
16．1 基本概念\t
16．2 敷銅區(qū)域\t
16．3 分割平面\t
16．4 用添加多邊形的方法分割平面\t
16．5 分割復(fù)雜平面（Complex Planes）
16．6 添加負(fù)平面Shape并進(jìn)行負(fù)平面孤銅檢查
第17章 布線及優(yōu)化\t
17．1 布線的基本原則\t
17．2 定義柵格\t
17．3 添加和刪除連接線與過孔\t
17．4 自動(dòng)布線的準(zhǔn)備工作\t
17．5 運(yùn)行PCB Router\t
17．6 檢查未連接的引腳\t
17．7 改善布線連接\t
17．8 替換布線并使用Cut選項(xiàng)修改線路
17．9 優(yōu)化布線（Gloss）\t
17．10 添加和刪除淚滴\t
17．11 移除動(dòng)態(tài)焊盤\t
17．12 自定義平滑布線\t
17．13 交互式布線\t
17．14 為線路更改顏色\t
17．15 查看分離電壓引腳\t
17．16 控制并編輯布線長度\t
17．17 高速網(wǎng)絡(luò)布線\t
第18章 后處理\t
18．1 重命名元件序號(hào)\t
18．2 文字面調(diào)整\t
18．3 回注（Backannotation）\t
第19章 加工PCB前的準(zhǔn)備工作\t
19．1 創(chuàng)建絲印層\t
19．2 建立報(bào)告\t
19．3 建立Artwork文件\t
19．4 瀏覽Gerber文件和加載Artwork文件
19．5 創(chuàng)建鉆孔圖\t
19．6 建立鉆孔文件\t
19．7 輸出底片文件\t
19．8 建立結(jié)構(gòu)圖和裝配圖\t
19．9 建立NCDRILL文件\t
19．10 在CAM350中檢查Gerber文件\t
19．10．1 CAM350用戶界面介紹\t
19．10．2 CAM350的快捷鍵及D碼\t
19．10．3 CAM350中Gerber文件的導(dǎo)入\t
第20章 差分對(duì)\t
20．1 設(shè)置差分對(duì)（Differential Pair）\t
20．2 差分對(duì)布線\t
第21章 添加測試點(diǎn)\t
21．1 準(zhǔn)備測試\t
21．2 修改測試點(diǎn)\t
第22章 Allegro其他高級(jí)功能\t
22．1 設(shè)置過孔的焊盤\t
22．2 更新元件封裝符號(hào)\t
22．3 Net和Xnet\t
22．4 使用技術(shù)文件\t
22．5 設(shè)計(jì)重用\t
22．6 DFA檢查\t
22．7 修改env文件\t
22．8 數(shù)據(jù)庫寫保護(hù)\t
附錄A 參考原理圖