Intel FPGA權威設計指南：基于Quartus Prime Pro 19集成開發(fā)環(huán)境

目 錄
第 章 Intel Cyclone 10 GX FPGA 結(jié)構(gòu)詳解\t1
1．1 邏輯陣列塊和自適應邏輯塊\t1
1．1．1 ALM結(jié)構(gòu)和功能\t1
1．1．2 LUT的工作模式\t2
1．1．3 寄存器和鎖存器\t12
1．1．4 LAB的互聯(lián)架構(gòu)\t21
1．1．5 分布式存儲器\t22
1．2 存儲器塊\t32
1．2．1 嵌入式存儲器塊設計指導\t32
1．2．2 存儲器塊打包模式\t34
1．2．3 地址時鐘使能\t35
1．2．4 存儲器塊異步清除\t35
1．2．5 存儲器塊糾錯碼\t35
1．2．6 使用M20K實現(xiàn)RAM\t36
1．3 時鐘網(wǎng)絡和相位鎖相環(huán)\t40
1．3．1 時鐘網(wǎng)絡類型\t40
1．3．2 時鐘資源功能\t43
1．3．3 層次化時鐘結(jié)構(gòu)\t45
1．3．4 時鐘控制塊\t47
1．3．5 時鐘功耗控制\t50
1．3．6 相位鎖相環(huán)\t52
1．4 I/O塊\t58
1．4．1 I/O組的排列\(zhòng)t59
1．4．2 I/O電氣標準\t60
1．4．3 I/O架構(gòu)和特性\t62
1．4．4 可編程的IOE特性\t65
1．4．5 片上端接\t67
1．4．6 SERDES和DPA\t67
1．5 DSP塊\t70
1．5．1 DSP塊特性\t71
1．5．2 DSP塊資源\t71
1．5．3 DSP塊架構(gòu)\t72
1．5．4 DSP塊應用\t72
1．6 外部存儲器接口\t78
1．6．1 外部存儲器接口特性\t79
1．6．2 外部存儲器接口I/O引腳\t80
1．6．3 器件封裝支持的存儲器接口\t80
1．6．4 外部存儲器接口架構(gòu)\t82
1．7 配置技術\t87
1．7．1 AS配置\t89
1．7．2 PS配置\t94
1．7．3 FPP配置\t97
1．7．4 JTAG配置\t106
1．7．5 配置流程\t108
1．8 電源管理\t110
1．8．1 功耗\t110
1．8．2 可編程電源技術\t110
1．8．3 電源傳感線\t111
1．8．4 片上電壓傳感器\t111
1．8．5 溫度傳感二極管\t112
1．8．6 上電/斷電順序要求\t112
第 章 Quartus Prime Pro HDL 設計流程\t113
2．1 Quartus Prime Pro及組件的下載、安裝和授權\t113
2．1．1 下載Quartus Prime Pro及組件\t113
2．1．2 安裝Quartus Prime Pro及組件\t117
2．1．3 授權Quartus Prime Pro及組件\t118
2．2 Quartus Prime Pro功能和特性\t121
2．3 Quartus Prime Pro設計流程\t122
2．3．1 處理流程框架\t122
2．3．2 增量優(yōu)化的概念\t125
2．3．3 超感知設計流程\t125
2．4 建立新的設計工程\t128
2．5 添加新的設計文件\t134
2．6 設計的分析和綜合處理\t137
2．6．1 分析和綜合的概念\t137
2．6．2 分析和綜合的屬性選項\t140
2．6．3 分析和綜合的實現(xiàn)\t147
2．6．4 查看分析和綜合的結(jié)果\t149
2．7 設計的行為級仿真\t155
2．7．1 使用Verilog HDL生成測試向量的仿真\t155
2．7．2 使用波形文件生成測試向量的仿真\t161
2．8 設計的約束\t165
2．8．1 通過GUI指定約束的方法\t165
2．8．2 使用Tcl腳本約束設計的方法\t166
2．8．3 在Assignment Editor中添加約束條件\t172
2．8．4 在Pin Planner中添加約束條件\t174
2．8．5 I/O分配分析\t178
2．8．6 添加簡單的時序約束條件\t180
2．9 設計的適配\t184
2．9．1 適配器設置選項\t184
2．9．2 適配的實現(xiàn)\t189
2．9．3 查看適配后的結(jié)果\t190
2．10 查看時序分析結(jié)果\t196
2．10．1 時序分析的基本概念\t196
2．10．2 時序路徑和時鐘分析\t197
2．10．3 時鐘建立分析\t200
2．10．4 時鐘保持分析\t201
2．10．5 恢復和去除分析\t202
2．10．6 多周期路徑分析\t203
2．10．7 亞穩(wěn)態(tài)分析\t206
2．10．8 時序悲觀\t207
2．10．9 時鐘作為數(shù)據(jù)分析\t208
2．10．10 多角時序分析\t209
2．10．11 時序分析的實現(xiàn)\t210
2．11 功耗分析原理和實現(xiàn)\t217
2．11．1 功耗分析器輸入\t218
2．11．2 功耗分析器設置\t220
2．11．3 節(jié)點和實體分配\t222
2．11．4 執(zhí)行功耗分析\t223
2．12 生成編程文件\t226
2．12．1 裝配器選項屬性設置\t226
2．12．2 可編程文件類型\t232
2．12．3 運行裝配器工具\t232
2．12．4 生成PROM文件\t233
2．13 下載設計\t239
2．13．1 下載設計到FPGA\t239
2．13．2 編程串行Flash存儲器\t241
第 章 Quartus Prime Pro 塊設計流程\t243
3．1 基于塊的設計介紹\t243
3．1．1 與塊設計有關的術語\t243
3．1．2 設計塊重用介紹\t244
3．1．3 基于塊的增量編譯介紹\t246
3．2 設計方法學介紹\t247
3．2．1 自頂向下設計方法學介紹\t247
3．2．2 自底向上設計方法學介紹\t247
3．2．3 基于團隊的設計方法學介紹\t248
3．3 設計分區(qū)\t249
3．3．1 為外圍IP、時鐘和PLL規(guī)劃分區(qū)\t250
3．3．2 設計分區(qū)指導\t251
3．3．3 保留和重用分區(qū)快照\t251
3．3．4 創(chuàng)建設計分區(qū)\t252
3．4 設計分區(qū)重用流程\t255
3．4．1 重用核心分區(qū)\t256
3．4．2 重用根分區(qū)\t263
3．4．3 保留核心實體重新綁定\t269
3．5 增量塊設計流程\t270
3．5．1 增量的時序收斂\t270
3．5．2 設計抽象及實現(xiàn)\t272
3．5．3 空分區(qū)時鐘源保留\t273
3．6 設計塊重用和基于塊增量編譯的組合\t273
3．7 建立基于團隊的設計\t274
3．7．1 為基于團隊的設計創(chuàng)建一個頂層工程\t274
3．7．2 為工程集成準備一個設計分區(qū)\t277
3．8 自底向上的設計考慮\t278
第 章 Quartus Prime Pro定制IP 核設計流程\t279
4．1 Platform Designer工具功能介紹\t279
4．1．1 Platform Designer支持的接口\t279
4．1．2 元件結(jié)構(gòu)\t280
4．1．3 元件文件組織\t281
4．1．4 元件版本\t281
4．1．5 IP元件的設計周期\t281
4．2 調(diào)用Platform Designer工具\t282
4．3 創(chuàng)建定制元件IP核\t285
4．3．1 指定IP元件類型\t285
4．3．2 創(chuàng)建/指定用于綜合和仿真的HDL文件\t286
4．4 創(chuàng)建通用元件IP核\t298
4．5 對定制元件IP核進行驗證\t309
4．6 對通用元件IP核進行驗證\t310
4．6．1 添加頂層原理圖文件\t310
4．6．2 修改user_define．v文件\t312
4．6．3 添加generic_component_0．v文件\t314
4．7 IP核生成輸出（Quartus Prime Pro版本）\t315
第 章 Quartus Prime Pro命令行腳本設計流程\t317
5．1 工具命令語言\t317
5．2 Quartus Prime Tcl包\t317
5．3 Quartus Prime Tcl API Help\t319
5．3．1 命令行選項\t321
5．3．2 Quartus Prime Tcl控制臺窗口\t323
5．4 端到端的設計流程\t323
5．4．1 建立新的設計工程\t325
5．4．2 添加新的設計文件\t325
5．4．3 添加設計約束條件\t326
5．4．4 設計綜合\t329
5．4．5 設計適配\t330
5．4．6 設計裝配（生成編程文件）\t331
5．4．7 報告\t331
5．4．8 時序分析\t333
5．5 自動腳本執(zhí)行\(zhòng)t335
5．5．1 執(zhí)行例子\t336
5．5．2 控制處理\t336
5．5．3 顯示消息\t337
5．6 其他腳本\t337
5．6．1 自然總線命名\t337
5．6．2 短選項名字\t337
5．6．3 集合命令\t337
5．6．4 Node Finder命令\t339
5．6．5 get_names命令\t354
5．6．6 post_message命令\t356
5．6．7 訪問命令行參數(shù)\t356
5．6．8 quartus() Array\t358
5．7 tclsh shell\t359
5．8 Tcl腳本基礎知識\t359
5．8．1 Intel FPGA COOL的例子\t359
5．8．2 變量\t359
5．8．3 替換\t360
5．8．4 算術\t360
5．8．5 列表\t361
5．8．6 數(shù)組\t361
5．8．7 控制結(jié)構(gòu)\t362
5．8．8 過程（子程序或函數(shù)）\t363
5．8．9 文件I/O\t363
第 章 Design Space Explorer II 設計流程\t365
6．1 啟動DSE II工具\t365
6．2 DSE II工具介紹\t366
6．2．1 Project頁面\t366
6．2．2 Setup頁面\t367
6．2．3 Exploration頁面\t369
6．2．4 Status頁面\t373
6．3 在本地計算機上探索不同的實現(xiàn)策略\t373
6．4 在遠程計算機上探索不同的實現(xiàn)策略\t377
6．4．1 創(chuàng)建一個Azure賬戶\t378
6．4．2 下載PuTTY相關工具\t378
6．4．3 選擇Intel FPGA工具\t379
6．4．4 創(chuàng)建和配置虛擬機\t380
6．4．5 配置和啟動PuTTY工具\t388
6．4．6 捕獲虛擬機上的GUI界面\t391
6．4．7 打開Quartus Prime軟件\t393
6．4．8 終止虛擬機\t395
6．4．9 持久存儲和數(shù)據(jù)傳輸\t396
6．4．10 搭建和配置許可證服務器\t397
6．4．11 連接到許可證服務器\t406
6．4．12 在虛擬機上運行DSE II\t407
第 章 Quartus Prime Pro系統(tǒng)調(diào)試原理及實現(xiàn)\t411
7．1 系統(tǒng)調(diào)試工具概述\t411
7．1．1 系統(tǒng)調(diào)試工具組合\t411
7．1．2 用于監(jiān)視RTL節(jié)點的工具\t414
7．1．3 具有激勵功能的工具\t416
7．1．4 Virtual JTAG Interface Intel FPGA IP核\t417
7．1．5 系統(tǒng)級調(diào)試結(jié)構(gòu)\t417
7．1．6 SLD JTAG橋\t418
7．1．7 部分重配置設計調(diào)試\t422
7．2 使用Signal Tap邏輯分析儀的設計調(diào)試\t422
7．2．1 軟件和硬件要求\t423
7．2．2 Signal Tap邏輯分析儀的特性和優(yōu)點\t423
7．2．3 Signal Tap邏輯分析儀任務流程概述\t424
7．2．4 創(chuàng)建新的調(diào)試工程\t426
7．2．5 添加FIFO IP核\t427
7．2．6 添加頂層設計文件\t430
7．2．7 配置Signal Tap邏輯分析儀\t432
7．2．8 編譯設計\t463
7．2．9 編程目標器件或器件\t467
7．2．10 運行邏輯分析儀\t468
7．2．11 查看、分析和使用捕獲的數(shù)據(jù)\t472
7．3 使用Signal Probe的快速設計驗證\t474
7．4 使用外部邏輯分析儀的系統(tǒng)內(nèi)調(diào)試\t477
7．4．1 選擇邏輯分析儀\t477
7．4．2 為邏輯分析儀接口定義參數(shù)\t479
7．4．3 將LAI文件引腳映射到可用的I/O引腳\t480
7．4．4 將內(nèi)部信號映射到LAI組\t480
7．4．5 編譯Quartus Prime工程\t481
7．4．6 使用LAI編程Intel支持的器件\t482
7．4．7 運行時控制活動的組\t482
7．5 系統(tǒng)內(nèi)修改存儲器和常量\t482
7．5．1 用系統(tǒng)內(nèi)存儲器內(nèi)容編輯器調(diào)試設計\t483
7．5．2 使能運行時修改設計中的實例\t483
7．5．3 用系統(tǒng)內(nèi)存儲器內(nèi)容編輯器編程器件\t484
7．5．4 將存儲器實例加載到ISMCE\t485
7．5．5 監(jiān)視存儲器中的位置\t485
7．5．6 使用“Hex Editor”窗口編輯存儲器內(nèi)容\t486
7．5．7 導入和導出存儲器文件\t487
7．6 使用系統(tǒng)內(nèi)源和探針的設計調(diào)試\t488
7．6．1 系統(tǒng)內(nèi)源和探針的設計流程概述\t489
7．6．2 例化In-System Sources ＆ Probes IP核\t490
7．6．3 編譯設計\t492
7．6．4 運行系統(tǒng)內(nèi)源和探針編輯器\t492
7．6．5 用JTAG Chain Configuration編程器件\t493
7．6．6 “Instance Manager：”窗口\t494
7．6．7 In-System Sources and Probes Editor主界面\t494
7．6．8 In-System Sources and Probes Editor的Tcl命令\t495
第 章 Quartus Prime Pro時序和物理約束原理及實現(xiàn)\t497
8．1 SDC文件的高級特性\t497
8．1．1 使用實體綁定的SDC文件\t497
8．1．2 實體綁定的約束范圍\t498
8．1．3 實體綁定的約束實例\t498
8．2 創(chuàng)建時鐘和時鐘約束\t500
8．2．1 基本時鐘\t500
8．2．2 虛擬時鐘\t501
8．2．3 生成時鐘\t502
8．2．4 推導PLL時鐘\t507
8．2．5 創(chuàng)建時鐘組\t509
8．2．6 時鐘效應特性\t512
8．3 創(chuàng)建I/O約束\t515
8．3．1 設置輸入延遲（set_input_delay）\t515
8．3．2 設置輸出延遲（set_output_delay）\t516
8．4 創(chuàng)建偏移和延遲約束\t516
8．4．1 高級I/O時序和板布線模型延遲\t516
8．4．2 設置最大偏移（set_max_skew）\t517
8．4．3 設置網(wǎng)絡延遲（set_net_delay）\t521
8．4．4 創(chuàng)建時序例外（異常）\t523
8．4．5 多周期例外的實例\t531
8．4．6 延遲注解\t550
8．4．7 約束設計分區(qū)端口\t550
8．5 使用適配器過約束\t551
8．6 接口規(guī)劃工具原理及應用\t552
8．6．1 接口規(guī)劃概述\t553
8．6．2 建立新的設計工程\t554
8．6．3 添加并配置外部存儲器接口IP核\t555
8．6．4 添加Avalon MMM BFM IP核\t563
8．6．5 在頂層文件中例化IP核\t565
8．6．6 初始化Interface Planner\t567
8．6．7 用工程分配更新計劃\t568
8．6．8 規(guī)劃外圍布局\t568
8．6．9 報告布局數(shù)據(jù)\t573
8．6．10 驗證和導出規(guī)劃約束\t574
第 章 Quartus Prime Pro中HDL 高級設計方法\t576
9．1 綜合支持的HDL語言\t576
9．1．1 Verilog和SystemVerilog綜合支持\t576
9．1．2 VHDL綜合支持\t580
9．2 HDL支持的綜合屬性和命令\t581
9．2．1 Verilog HDL綜合屬性和命令\t581
9．2．2 VHDL綜合屬性和命令\t597
9．3 底層原語的使用\t614
9．3．1 底層I/O原語\t616
9．3．2 底層邏輯原語\t621
第 章 Quartus Prime Pro部分可重配置原理及實現(xiàn)\t628
10．1 部分可重配置基本概念\t628
10．1．1 部分可重配置術語\t629
10．1．2 部分可重配置過程序列\(zhòng)t629
10．1．3 內(nèi)部主設備部分可重配置\t630
10．1．4 外部主設備部分可重配置\t632
10．1．5 部分可重配置設計注意事項\t632
10．2 部分可重配置基本流程的實現(xiàn)\t633
10．2．1 建立新的設計工程\t634
10．2．2 添加設計文件\t634
10．2．3 創(chuàng)建設計分區(qū)\t637
10．2．4 為PR分區(qū)分配布局和布線區(qū)域\t639
10．2．5 添加部分可重配置控制器IP核\t642
10．2．6 定義角色\t644
10．2．7 創(chuàng)建修訂版\t645
10．2．8 編譯基本修訂版本\t647
10．2．9 準備PR實現(xiàn)修訂版\t648
10．2．10 編程器件\t650
10．3 層次化部分可重配置流程的實現(xiàn)\t652
10．3．1 建立新的設計工程\t652
10．3．2 添加設計文件\t653
10．3．3 創(chuàng)建設計分區(qū)\t655
10．3．4 為PR分區(qū)分配布局和布線區(qū)域\t658
10．3．5 添加部分可重配置控制器IP核\t660
10．3．6 定義角色\t662
10．3．7 創(chuàng)建修訂版\t663
10．3．8 編譯基本修訂版本\t666
10．3．9 為父PR分區(qū)準備PR實現(xiàn)修訂版\t667
10．3．10 為子PR分區(qū)準備PR實現(xiàn)修訂版\t669
10．3．11 編程器件\t672
第 章 Intel高級綜合工具原理及實現(xiàn)方法\t673
11．1 高級綜合工具概論\t673
11．1．1 高級綜合工具的優(yōu)勢\t673
11．1．2 高級綜合工具運行要求\t675
11．1．3 高級綜合工具的簡要流程\t675
11．1．4 HLS與OpenCL\t676
11．1．5 高級綜合工具編譯器細節(jié)\t676
11．2 高級綜合工具基本流程的實現(xiàn)\t680
11．2．1 構(gòu)建C++模型和測試平臺\t680
11．2．2 C和C++庫\t685
11．2．3 設置高級綜合編譯器\t690
11．2．4 運行高級綜合編譯器\t692
11．2．5 查看高級設計報告\t694
11．2．6 查看元件RTL仿真波形\t700
11．3 任意精度數(shù)據(jù)類型及優(yōu)化\t702
11．3．1 元件中聲明ac_int數(shù)據(jù)類型\t703
11．3．2 調(diào)試ac_int數(shù)據(jù)類型的使用\t703
11．3．3 元件中聲明ac_fixed數(shù)據(jù)類型\t704
11．3．4 浮點編譯優(yōu)化\t707
11．4 元件接口\t712
11．4．1 元件調(diào)用接口\t712
11．4．2 Avalon流接口\t715
11．4．3 Avalon存儲器映射的主接口\t721
11．4．4 Avlaon存儲器映射的從接口\t725
11．4．5 元件調(diào)用接口參數(shù)\t731
11．4．6 不穩(wěn)定和穩(wěn)定元件參數(shù)\t734
11．4．7 全局變量\t736
11．4．8 元件接口的結(jié)構(gòu)體\t736
11．4．9 復位行為\t736
11．5 元件中的本地變量（存儲器屬性）\t737
11．5．1 編譯器元件存儲器屬性\t737
11．5．2 靜態(tài)變量\t761
11．6 元件中的循環(huán)\t762
11．6．1 循環(huán)啟動間隔（ii編譯指示）\t764
11．6．2 循環(huán)攜帶的依賴性（ivdep編譯指示）\t765
11．6．3 循環(huán)合并（loop_coalesce編譯指示）\t768
11．6．4 循環(huán)展開（unroll編譯指示）\t770
11．6．5 循環(huán)并發(fā)（max_concurrency編譯指示）\t773
11．7 元件并發(fā)性\t773
11．7．1 存儲空間或I/O的串行等效\t774
11．7．2 并行性控制\t774
附錄A C10-EDP-1硬件開發(fā)平臺原理圖\t775
附錄B USB-Blaster下載器驅(qū)動故障排除方法\t790