計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)實(shí)驗(yàn)指導(dǎo)

目錄
第1篇環(huán)境篇
第1章實(shí)驗(yàn)軟件環(huán)境的安裝與配置3
1.1ModelSim的安裝配置3
1.2Vivado的安裝配置7
1.3Vivado和ModelSim關(guān)聯(lián)13
第2篇工具軟件篇
第2章工具軟件的主要功能19
2.1Xilinx FPGA器件19
2.2Vivado設(shè)計(jì)流程20
2.2.1利用Vivado進(jìn)行功能仿真22
2.2.2設(shè)計(jì)綜合25
2.2.3工程實(shí)現(xiàn)27
2.3ModelSim基本使用29
2.3.1新建ModelSim庫30
2.3.2創(chuàng)建工程31
第3篇應(yīng)用篇
第3章單周期CPU的設(shè)計(jì)與實(shí)現(xiàn)35
3.1實(shí)驗(yàn)介紹35
3.2總體設(shè)計(jì)35
3.2.1指令格式35
3.2.2總體數(shù)據(jù)通路38
3.3主要模塊設(shè)計(jì)40

第4章簡(jiǎn)單的流水線CPU設(shè)計(jì)47
4.1實(shí)驗(yàn)內(nèi)容47
4.2實(shí)現(xiàn)目標(biāo)47
4.3流水線CPU介紹與設(shè)計(jì)47
4.3.1CPU頂層視圖47
4.3.2指令集47
4.3.3五級(jí)流水線49

第5章靜態(tài)流水線的設(shè)計(jì)、分析與驗(yàn)證64
5.1靜態(tài)流水線的基本原理64
5.2實(shí)驗(yàn)介紹65
5.3實(shí)驗(yàn)設(shè)計(jì)66
5.3.1靜態(tài)流水線的總體結(jié)構(gòu)66
5.3.2總體架構(gòu)部件的解釋說明68
5.3.3實(shí)驗(yàn)仿真過程波形圖及某時(shí)刻寄存器值的物理意義87
5.4實(shí)驗(yàn)驗(yàn)證88
5.4.1算法流程圖88
5.4.2匯編程序89
5.5流水線的性能指標(biāo)定性分析（包括吞吐率、加速比、效率及
相關(guān)與沖突分析）90

第6章動(dòng)態(tài)流水線的設(shè)計(jì)、分析與驗(yàn)證94
6.1動(dòng)態(tài)流水線的基本原理94
6.2實(shí)驗(yàn)介紹95
6.3實(shí)驗(yàn)設(shè)計(jì)95
6.3.1動(dòng)態(tài)流水線的總體結(jié)構(gòu)96
6.3.2實(shí)驗(yàn)仿真過程波形圖及某時(shí)刻寄存器值的物理意義116
6.4實(shí)驗(yàn)驗(yàn)證116
6.4.1算法流程圖116
6.4.2匯編程序118
6.5流水線的性能指標(biāo)定性分析（包括吞吐率、加速比、效率及
相關(guān)與沖突分析）119
第4篇綜合應(yīng)用篇
第7章三級(jí)存儲(chǔ)結(jié)構(gòu)的設(shè)計(jì)、實(shí)現(xiàn)與驗(yàn)證127
7.1三級(jí)存儲(chǔ)的基本原理127
7.2實(shí)驗(yàn)描述127
7.2.1總體框架127
7.2.2實(shí)驗(yàn)具體要求128
7.3系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)129
7.3.1系統(tǒng)設(shè)計(jì)整體模塊圖129
7.3.2三級(jí)存儲(chǔ)子系統(tǒng)設(shè)計(jì)130
7.3.3系統(tǒng)工作數(shù)據(jù)流說明131
7.3.4具體模塊實(shí)現(xiàn)132
7.4實(shí)驗(yàn)驗(yàn)證153
7.4.1驗(yàn)證程序153
7.4.2從U盤下板153
7.4.3SD卡寫入程序測(cè)試154
7.4.4中途更換SD卡測(cè)試155

參考文獻(xiàn)156