系統(tǒng)與芯片ESD防護的協(xié)同設(shè)計

譯者序
前言
第1章　系統(tǒng)級ESD設(shè)計1
1.1　認識ESD事件1
1.1.1　IC和系統(tǒng)級ESD應(yīng)力1
1.1.2　IC元器件和系統(tǒng)ESD設(shè)計趨勢2
1.2　片上ESD防護策略4
1.2.1　基于軌的ESD防護網(wǎng)絡(luò)7
1.2.2　局部鉗位網(wǎng)絡(luò)和兩級防護9
1.2.3　多電壓域14
1.3　片外ESD防護策略15
1.3.1　高集成度的趨勢：SoC和SiP15
1.3.2　ESD電壓抑制16
1.3.3　電容和信號完整性18
1.3.4　片外網(wǎng)絡(luò)的ESD抑制因素 20
1.4　基于ESD緊湊模型的防護網(wǎng)絡(luò)仿真24
1.4.1　低壓器件的ESD緊湊模型25
1.4.2　高壓器件的ESD緊湊模型26
1.5　用混合模式電路仿真進行片上ESD設(shè)計29
1.5.1　基于TCAD的工業(yè)級ESD開發(fā)流程29
1.5.2　參數(shù)化器件和工藝的新方法31
1.6　小結(jié)36
第2章　系統(tǒng)級測試方法37
2.1　板級測試方法38
2.1.1　一般電氣設(shè)備的IEC 61000-4-2標準和測試方法38
2.1.2　汽車標準 ISO 1060546
2.1.3　IEC 61000-4-5浪涌標準48
2.2　HMM測試53
2.2.1　具有ESD槍的HMM裝置54
2.2.2　50Ω的HMM裝置55
2.3　傳輸線脈沖表征56
2.3.1　TLP測試方法56
2.3.2　極快TLP測試方法60
2.4　ESD應(yīng)力的瞬態(tài)波形表征63
2.4.1　ESD 波形校準64
2.4.2　HV電路的瞬態(tài)特性69
2.4.3　晶圓級HMM 裝置的瞬態(tài)特性71
2.5　HMM測試儀相關(guān)72
2.5.1　測試裝置和器件表征72
2.5.2　阻抗匹配和對失效水平的影響77
2.6　小結(jié)79
第3章　片上系統(tǒng)級ESD器件和鉗位81
3.1　片上ESD設(shè)計的重要入門知識81
3.1.1　局部鉗位和基于軌的防護網(wǎng)絡(luò)81
3.1.2　半導(dǎo)體結(jié)構(gòu)的電導(dǎo)率調(diào)制84
3.1.3　集成工藝中ESD相關(guān)細節(jié)87
3.1.4　ESD脈沖域的SOA和自防護93
3.2　系統(tǒng)級防護的低壓ESD器件95
3.2.1　非回滯解決方案96
3.2.2　SCR和LVTSCR器件98
3.2.3　高維持電壓SCR103
3.2.4　低壓雙向器件105
3.3　系統(tǒng)級防護的高壓ESD器件108
3.3.1　高壓有源鉗位109
3.3.2　LDMOS-SCR器件110
3.3.3　高維持電壓HV器件：雪崩二極管114
3.3.4　橫向PNP ESD器件121
3.3.5　HV雙向器件124
3.4　ESD單元設(shè)計原理126
3.4.1　不受歡迎的多叉指開啟效應(yīng)127
3.4.2　多晶硅鎮(zhèn)流克服多叉指開啟效應(yīng)132
3.4.3　通過適當?shù)膯卧紙D工程克服多叉指不均勻開啟效應(yīng)135
3.4.4　金屬化限制及優(yōu)化136
3.5　ESD 器件工藝能力指數(shù)139
3.5.1　對器件工藝能力指數(shù)的認識139
3.5.2　雪崩二極管擊穿的Cpk仿真143
3.5.3　NLDMOS-SCR鉗位的Cpk分析148
3.6　總結(jié)152
第4章　系統(tǒng)級應(yīng)力下的閂鎖155
4.1　常規(guī)的I/O閂鎖和核心電路閂鎖156
4.1.1　閂鎖仿真結(jié)構(gòu)156
4.2　高壓閂鎖163
4.2.1　n外延-n外延閂鎖163
4.2.2　有源保護環(huán)隔離和實驗對比170
4.2.3　高壓閂鎖抑制規(guī)則174
4.3　TLU174
4.3.1　TLU閂鎖測試175
4.3.2　電源軌中開關(guān)引腳的TLU176
4.3.3　TLU，基于獨立ESD器件的簡單網(wǎng)絡(luò)179
4.3.4　TLU，片上和片外防護網(wǎng)絡(luò)的影響181
4.4　應(yīng)用案例184
4.4.1　LIN和CAN收發(fā)機185
4.4.2　CAN收發(fā)機案例研究188
4.5　總結(jié)191
第5章　IC與系統(tǒng)的ESD協(xié)同設(shè)計193
5.1　采用硅基TVS元器件進行片外ESD防護193
5.1.1　硅基TVS器件結(jié)構(gòu)194
5.1.2　硅基TVS器件特性196
5.2　系統(tǒng)級ESD設(shè)計建模和仿真198
5.2.1　ESD測試模型198
5.2.2　ESD器件的行為模型198
5.2.3　TVS二極管模型200
5.2.4　板級無源元器件建模201
5.2.5　混合模式仿真203
5.3　基于數(shù)據(jù)手冊的系統(tǒng)級ESD防護設(shè)計204
5.4　IC與系統(tǒng)的ESD協(xié)同設(shè)計概念206
5.4.1　基于TLP數(shù)據(jù)的協(xié)同設(shè)計方法207
5.4.2　基于HMM測試的IC與系統(tǒng)協(xié)同設(shè)計209
5.4.3　基于TLP和HMM測試的協(xié)同設(shè)計流程215
5.5　系統(tǒng)感知片上ESD防護設(shè)計216
5.5.1　案例研究的實驗設(shè)置216
5.5.2　給外部IC引腳選擇合適的ESD鉗位器件216
5.5.3　基于先進CMOS工藝的協(xié)同設(shè)計222
5.5.4　元器件級ESD設(shè)計準則225
5.6　系統(tǒng)級ESD協(xié)同設(shè)計方法的比較229
5.6.1　基于數(shù)據(jù)手冊的設(shè)計230
5.6.2　基于TLP特性的設(shè)計236
5.6.3　基于HMM測試的設(shè)計優(yōu)化238
5.6.4　設(shè)計基準和比較239
5.7　總結(jié)241
5.8　展望24
參考文獻245
縮略詞表252