基于VHDL的數(shù)字系統(tǒng)設計方法

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本書贊譽
譯者序
前言
致謝
作者簡介
第一部分引言
第1章數(shù)字信息簡述
1.1數(shù)字信號
1.2數(shù)字信號噪聲容限
1.3數(shù)字信號表示復雜數(shù)據(jù)
1.4數(shù)字邏輯函數(shù)
1.5數(shù)字電路與系統(tǒng)的硬件描述語言(VHDL)
1.6系統(tǒng)中的數(shù)字邏輯
總結
文獻解讀
練習
第2章數(shù)字系統(tǒng)設計實踐
2.1設計過程
2.2數(shù)字系統(tǒng)由芯片和電路板組成
2.3計算機輔助設計工具
2.4摩爾定律和數(shù)字系統(tǒng)發(fā)展
總結
文獻解讀
練習
第二部分組合邏輯
第3章布爾代數(shù)
3.1原理
3.2內容
3.3對偶函數(shù)
3.4標準型
3.5從方程式到邏輯門
3.6硬件描述語言中的布爾表達式
總結
文獻解讀
練習
第4章CMOS邏輯電路
4.1開關邏輯
4.2MOS晶體管的開關模型
4.3CMOS門電路
總結
文獻解讀
練習
第5章CMOS電路的延時和功耗
5.1CMOS靜態(tài)延時
5.2大負載下的驅動扇出
5.3邏輯努力的扇入
5.4延時計算
5.5延時優(yōu)化
5.6導線延時
5.7CMOS電路的功耗
總結
文獻解讀
練習
第6章組合邏輯電路
6.1組合邏輯
6.2閉包
6.3真值表、最小項、“與”門標準形式
6.4“與”電路的蘊含項
6.5卡諾圖
6.6封裝函數(shù)
6.7從封裝轉變?yōu)殚T
6.8不完全的指標函數(shù)
6.9實現(xiàn)和之積
6.10冒險
總結
文獻解讀
練習
第7章組合邏輯電路的VHDL描述
7.1基本數(shù)字電路的VHDL描述
7.2素數(shù)電路的測試文件
7.3七段譯碼器
總結
文獻解讀
練習
第8章組合邏輯電路基本單元
8.1多位標記
8.2譯碼器
8.3多路復用器
8.4編碼器
8.5仲裁器和優(yōu)先編碼器
8.6比較器
8.7移位器
8.8ROM
8.9讀/寫存儲器
8.10可編程邏輯陣列
8.11數(shù)據(jù)表
8.12知識產(chǎn)權模塊
總結
文獻解讀
練習
第9章組合邏輯電路設計實例
9.1倍三電路
9.2明天電路
9.3優(yōu)先級仲裁器
9.4井字游戲電路
總結
練習
第三部分算術運算電路
第10章算術運算電路
10.1二進制數(shù)
10.2二進制加法
10.3負數(shù)和減法
10.4乘法器
10.5除法
總結
練習
第11章定點數(shù)和浮點數(shù)
11.1誤差的表示：準度、精度和分辨率
11.2定點數(shù)
11.3浮點數(shù)
總結
文獻解讀
練習
第12章快速運算電路
12.1超前進位
12.2Booth重編碼
12.3華萊士樹
12.4綜合注意事項
總結
文獻解讀
練習
第13章算術運算電路設計實例
13.1復數(shù)乘法器
13.2定點格式和浮點格式之間的轉換
13.3FIR濾波器
總結
文獻解讀
練習
第四部分同步時序邏輯
第14章時序邏輯
14.1時序電路
14.2同步時序電路
14.3交通燈控制器
14.4狀態(tài)分配
14.5有限狀態(tài)機的實現(xiàn)
14.6有限狀態(tài)機的VHDL實現(xiàn)
總結
文獻解讀
練習
第15章時序約束
15.1傳播延時和污染延時
15.2觸發(fā)器
15.3建立時間和保持時間約束
15.4時鐘偏移的影響
15.5時序示例
15.6時序和邏輯綜合
總結
文獻解讀
練習
第16章數(shù)據(jù)通路的時序邏輯
16.1計數(shù)器
16.2移位寄存器
16.3控制和數(shù)據(jù)劃分
總結
練習
第17章分解有限狀態(tài)機
17.1閃光器設計
17.2交通信號燈控制器
總結
練習
第18章微代碼
18.1簡單的微代碼狀態(tài)機
18.2指令序列
18.3多路分支
18.4多種指令類型
18.5微代碼子程序
18.6簡單的計算器
總結
文獻解讀
練習
第19章時序示例
19.13分頻計數(shù)器
19.2SOS檢測器
19.3井字棋游戲
19.4赫夫曼編碼器/解碼器
總結
文獻解讀
練習
第五部分實踐設計
第20章驗證和測試
20.1設計驗證
20.2測試
總結
文獻解讀
練習
第六部分系統(tǒng)級設計
第21章系統(tǒng)級設計
21.1系統(tǒng)設計過程
21.2設計規(guī)范
21.3劃分
總結
文獻解讀
練習
第22章接口和系統(tǒng)級時序
22.1接口時序
22.2接口劃分和選擇
22.3串行和打包接口
22.4同步時序
22.5時序表
22.6接口和時序示例
總結
練習
第23章流水線
23.1普通流水線
23.2流水線示例
23.3逐位進位加法器流水線結構設計示例
23.4流水線停滯
23.5雙重緩沖
23.6負載平衡
23.7可變負載
23.8資源共享
總結
文獻解讀
練習
第24章互連
24.1抽象互連
24.2總線
24.3交叉開關
24.4互連網(wǎng)絡
總結
文獻解讀
練習
第25章存儲系統(tǒng)
25.1存儲基元
25.2位片和堆存儲器
25.3交叉存儲器
25.4高速緩存
總結
文獻解讀
練習
第七部分異步邏輯
第26章異步時序電路
26.1流表分析
26.2流表綜合：觸發(fā)電路
26.3競爭和狀態(tài)賦值
總結
文獻解讀
練習
第27章觸發(fā)器
27.1鎖存器內部結構
27.2觸發(fā)器的內部結構
27.3CMOS鎖存器和觸發(fā)器
27.4鎖存器的流表
27.5D觸發(fā)器的流表綜合
總結
文獻解讀
練習
第28章亞穩(wěn)態(tài)和同步故障
28.1同步故障
28.2亞穩(wěn)態(tài)
28.3進入并且留在非法狀態(tài)的可能性
28.4亞穩(wěn)態(tài)的驗證
總結
文獻解讀
練習
第29章同步器的設計
29.1同步器的用途
29.2強力同步器
29.3多比特信號問題
29.4FIFO同步器
總結
文獻解讀
練習
附錄VHDL編碼風格和語法指南
附錄AVHDL編碼風格
附錄BVHDL語法指南
參考文獻