芯片接口庫 I/O Library和ESD 電路的研發(fā)設(shè)計應(yīng)用

第 1 章　I/O Library 介紹 ……………………………………………………………… 1
1．1　I/O Library 的特征 …………………………………………………………… 1
1．2　I/O Library 的設(shè)計流程 ……………………………………………………… 4
1．3　研究工藝的特點 ……………………………………………………………… 5
1．4　設(shè)計測試芯片 ………………………………………………………………… 6
1．5　ESD 測試模塊 ………………………………………………………………… 7
第 2 章　ESD——I/O Library 的第 一道墻 ………………………………………… 11
2．1　ESD 現(xiàn)象 ……………………………………………………………………… 11
2．2　半導體芯片中的ESD 失敗現(xiàn)象 ……………………………………………… 12
2．3　電路可靠性——ESD 測試模型 ……………………………………………… 16
2．4　ESD 標準測試模型的測試組合 ……………………………………………… 25
2．5　ESD 標準測試模型的測試誤差 ……………………………………………… 28
2．6　輸入/ 輸出管腳ESD 器件的設(shè)計和布局 …………………………………… 29
參考文獻……………………………………………………………………………… 75
第3 章　閂鎖和保護環(huán) ………………………………………………………………… 77
3．1　閂鎖的機理 …………………………………………………………………… 77
3．2　防止閂鎖的方法 ……………………………………………………………… 79
3．3　Latch-up 的測試方法 ………………………………………………………… 88
參考文獻……………………………………………………………………………… 94
第4 章　I/O 電路設(shè)計 ………………………………………………………………… 95
4．1　通用型I/O 數(shù)據(jù)規(guī)范和設(shè)計 ………………………………………………… 95
4．2　傳輸線現(xiàn)象 …………………………………………………………………… 96
4．3　GPIO 的輸出模塊 ……………………………………………………………… 100
4．4　GPIO 的輸入模塊 ……………………………………………………………… 114
4．5　模擬輸入信號 ………………………………………………………………… 117
目　錄
芯片接口庫I/O Library 和ESD 電路的研發(fā)設(shè)計應(yīng)用
4．6　混合電壓輸入/ 輸出電路 …………………………………………………… 120
4．7　高壓容忍電路中的輸入/ 輸出電路 ………………………………………… 125
4．8　輸出電路的布局 ……………………………………………………………… 128
4．9　I/O 的電源線分布 ……………………………………………………………… 132
4．10　Bond PAD 的位置和布局 …………………………………………………… 134
4．11　內(nèi)核面積決定化和PAD 面積決定化 ……………………………………… 136
參考文獻……………………………………………………………………………… 139
第5 章　高速I/O 電路 ………………………………………………………………… 141
5．1　電路補償 ……………………………………………………………………… 141
5．2　DDR …………………………………………………………………………… 146
5．3　LVDS …………………………………………………………………………… 150
參考文獻……………………………………………………………………………… 154
第6 章　I/O Library 的模型…………………………………………………………… 155
6．1　綜合模型 ……………………………………………………………………… 155
6．2　行為模型 ……………………………………………………………………… 169
6．3　IBIS 模型 ……………………………………………………………………… 171
參考文獻……………………………………………………………………………… 181
結(jié)束語 …………………………………………………………………………………… 183