Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及仿真（第2版）

目 錄
第1章 Verilog HDL入門簡(jiǎn)介\t1
1．1 集成電路設(shè)計(jì)流程簡(jiǎn)介\t1
1．2 數(shù)字電路設(shè)計(jì)范例\t3
1．3 Verilog HDL建模范例\t5
1．4 兩種硬件描述語言\t9
第2章 Verilog HDL門級(jí)建模\t10
2．1 門級(jí)建模范例\t10
2．2 門級(jí)建?；菊Z法\t12
2．2．1 模塊定義\t12
2．2．2 端口聲明\t13
2．2．3 門級(jí)調(diào)用\t14
2．2．4 模塊實(shí)例化\t17
2．2．5 內(nèi)部連線聲明\t20
2．3 MOS開關(guān)與UDP\t21
2．4 層次化設(shè)計(jì)\t22
2．5 應(yīng)用實(shí)例\t22
實(shí)例2-1―4位全加器的門級(jí)建模\t22
實(shí)例2-2―2-4譯碼器的門級(jí)建模\t25
實(shí)例2-3―主從D觸發(fā)器的門級(jí)建模\t27
實(shí)例2-4―1位比較器的門級(jí)建模\t28
2．6 習(xí)題\t30
第3章 Verilog HDL數(shù)據(jù)流級(jí)建模\t31
3．1 數(shù)據(jù)流級(jí)建模范例\t31
3．2 數(shù)據(jù)流級(jí)建?；菊Z法\t32
3．3 操作數(shù)\t33
3．3．1 數(shù)字\t33
3．3．2 參數(shù)\t35
3．3．3 線網(wǎng)\t37
3．3．4 寄存器\t38
3．4 操作符\t39
3．4．1 算術(shù)操作符\t39
3．4．2 按位操作符\t39
3．4．3 邏輯操作符\t40
3．4．4 關(guān)系操作符\t41
3．4．5 等式操作符\t41
3．4．6 移位操作符\t42
3．4．7 拼接操作符\t42
3．4．8 縮減操作符\t43
3．4．9 條件操作符\t43
3．4．10 操作符優(yōu)先級(jí)\t44
3．5 應(yīng)用實(shí)例\t45
實(shí)例3-1―4位全加器的數(shù)據(jù)流級(jí)建模\t45
實(shí)例3-2―2-4譯碼器的數(shù)據(jù)流級(jí)建模\t47
實(shí)例3-3―主從D觸發(fā)器的數(shù)據(jù)流級(jí)建模\t49
實(shí)例3-4―4位比較器的數(shù)據(jù)流級(jí)建模\t50
3．6 習(xí)題\t51
第4章 Verilog HDL行為級(jí)建模\t53
4．1 行為級(jí)建模范例\t53
4．2 initial結(jié)構(gòu)和always結(jié)構(gòu)\t56
4．2．1 initial結(jié)構(gòu)\t56
4．2．2 always結(jié)構(gòu)\t58
4．3 順序塊和并行塊\t61
4．3．1 順序塊\t61
4．3．2 并行塊\t62
4．3．3 塊的嵌套\t63
4．4 if語句\t64
4．5 case語句\t67
4．6 循環(huán)語句\t69
4．6．1 while循環(huán)\t69
4．6．2 for循環(huán)\t70
4．6．3 repeat循環(huán)\t71
4．6．4 forever循環(huán)\t71
4．7 過程性賦值語句\t72
4．7．1 阻塞性賦值語句\t72
4．7．2 非阻塞性賦值語句\t72
4．8 應(yīng)用實(shí)例\t74
實(shí)例4-1―4位全加器的行為級(jí)建模\t74
實(shí)例4-2―簡(jiǎn)易ALU電路的行為級(jí)建模\t75
實(shí)例4-3―下降沿觸發(fā)D觸發(fā)器的行為級(jí)建模\t77
實(shí)例4-4―十進(jìn)制計(jì)數(shù)器的行為級(jí)建模\t78
4．9 習(xí)題\t80
第5章 任務(wù)、函數(shù)與編譯指令\t81
5．1 任務(wù)\t81
5．1．1 任務(wù)的聲明和調(diào)用\t82
5．1．2 自動(dòng)任務(wù)\t84
5．2 函數(shù)\t86
5．2．1 函數(shù)的聲明和調(diào)用\t87
5．2．2 任務(wù)與函數(shù)的比較\t89
5．3 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)\t89
5．3．1 顯示任務(wù)\t90
5．3．2 監(jiān)視任務(wù)\t93
5．3．3 仿真控制任務(wù)\t94
5．3．4 隨機(jī)函數(shù)\t95
5．3．5 文件控制任務(wù)\t96
5．3．6 值變轉(zhuǎn)儲(chǔ)任務(wù)\t100
5．4 編譯指令\t102
5．4．1 `define\t102
5．4．2 `include\t104
5．4．3 `timescale\t105
5．5 完整的module參考模型\t108
5．6 應(yīng)用實(shí)例\t109
實(shí)例5-1―信號(hào)同步任務(wù)\t109
實(shí)例5-2―階乘任務(wù)\t110
實(shí)例5-3―可控移位函數(shù)\t111
實(shí)例5-4―偶校驗(yàn)任務(wù)\t112
實(shí)例5-5―算術(shù)邏輯函數(shù)\t114
5．7 習(xí)題\t115
第6章 Verilog HDL測(cè)試模塊\t117
6．1 測(cè)試模塊范例\t117
6．2 時(shí)鐘信號(hào)\t119
6．3 復(fù)位信號(hào)\t120
6．4 測(cè)試向量\t122
6．5 響應(yīng)監(jiān)控\t123
6．6 仿真中對(duì)信號(hào)的控制\t127
6．7 代碼覆蓋\t129
6．8 應(yīng)用實(shí)例\t130
實(shí)例6-1―組合邏輯的測(cè)試模塊\t130
實(shí)例6-2―時(shí)序邏輯的測(cè)試模塊\t132
實(shí)例6-3―除法器的測(cè)試模塊\t135
6．9 習(xí)題\t138
第7章 可綜合模型設(shè)計(jì)\t139
7．1 邏輯綜合過程\t139
7．2 延遲\t142
7．3 再談阻塞賦值與非阻塞賦值\t148
7．4 可綜合語法\t155
7．5 代碼風(fēng)格\t157
7．5．1 多重驅(qū)動(dòng)問題\t157
7．5．2 敏感列表不完整\t158
7．5．3 分支情況不全\t158
7．5．4 組合和時(shí)序混合設(shè)計(jì)\t159
7．5．5 邏輯簡(jiǎn)化\t160
7．5．6 流水線思想\t160
7．6 應(yīng)用實(shí)例\t164
實(shí)例7-1―SR鎖存器延遲模型\t164
實(shí)例7-2―超前進(jìn)位加法器\t165
實(shí)例7-3―移位除法器模型\t169
7．7 習(xí)題\t174
第8章 有限狀態(tài)機(jī)設(shè)計(jì)\t175
8．1 有限狀態(tài)機(jī)簡(jiǎn)介\t175
8．2 兩種紅綠燈電路的狀態(tài)機(jī)模型\t176
8．2．1 moore型紅綠燈\t176
8．2．2 mealy型紅綠燈\t181
8．3 深入理解狀態(tài)機(jī)\t183
8．3．1 一段式狀態(tài)機(jī)\t184
8．3．2 兩段式狀態(tài)機(jī)\t188
8．3．3 三段式狀態(tài)機(jī)\t190
8．3．4 狀態(tài)編碼的選擇\t198
8．4 應(yīng)用實(shí)例\t199
實(shí)例8-1―獨(dú)熱碼狀態(tài)機(jī)\t199
實(shí)例8-2―格雷碼狀態(tài)機(jī)\t203
實(shí)例8-3―序列檢測(cè)模塊\t207
8．5 習(xí)題\t211
第9章 常見功能電路的HDL模型\t212
9．1 鎖存器與觸發(fā)器\t212
9．2 編碼器與譯碼器\t220
9．3 寄存器\t223
9．4 計(jì)數(shù)器\t228
9．5 分頻器\t232
9．6 乘法器\t238
9．7 存儲(chǔ)單元\t246
9．8 習(xí)題\t250
第10章 完整的設(shè)計(jì)實(shí)例\t251
10．1 異步FIFO\t251
10．1．1 異步FIFO的介紹與整體結(jié)構(gòu)\t251
10．1．2 亞穩(wěn)態(tài)的處理\t253
10．1．3 空滿狀態(tài)的判斷\t254
10．1．4 子模塊設(shè)計(jì)\t257
10．1．5 整體仿真結(jié)果\t265
10．2 三角函數(shù)計(jì)算器\t268
10．2．1 設(shè)計(jì)要求的提出\t268
10．2．2 數(shù)據(jù)格式\t268
10．2．3 算法的選擇與原理結(jié)構(gòu)\t269
10．2．4 確定總體模塊\t272
10．2．5 內(nèi)部結(jié)構(gòu)的劃分\t272
10．2．6 分頻器模塊\t274
10．2．7 控制模塊\t274
10．2．8 迭代設(shè)計(jì)模塊\t279
10．2．9 功能仿真與時(shí)序仿真\t293
10．3 簡(jiǎn)易CPU模型\t296
10．3．1 教學(xué)模型的要求\t296
10．3．2 指令格式的確定\t297
10．3．3 整體結(jié)構(gòu)劃分\t298
10．3．4 控制模塊設(shè)計(jì)\t299
10．3．5 其余子模塊設(shè)計(jì)\t304
10．3．6 功能仿真與時(shí)序仿真\t308
第11章 實(shí)驗(yàn)\t312
實(shí)驗(yàn)一 簡(jiǎn)單組合邏輯電路設(shè)計(jì)（學(xué)生版）\t312
實(shí)驗(yàn)一 輔導(dǎo)版\t314
實(shí)驗(yàn)二 行為級(jí)模型設(shè)計(jì)（學(xué)生版）\t319
實(shí)驗(yàn)二 輔導(dǎo)版\t321
實(shí)驗(yàn)三 利用FPGA驗(yàn)證設(shè)計(jì)功能（學(xué)生版）\t326
實(shí)驗(yàn)三 輔導(dǎo)版\t327
實(shí)驗(yàn)四 任務(wù)與函數(shù)的設(shè)計(jì)（學(xué)生版）\t332
實(shí)驗(yàn)四 輔導(dǎo)版\t334
實(shí)驗(yàn)五 流水線的使用（學(xué)生版）\t337
實(shí)驗(yàn)五 輔導(dǎo)版\t339
實(shí)驗(yàn)六 信號(hào)發(fā)生器設(shè)計(jì)（學(xué)生版）\t342
實(shí)驗(yàn)六 輔導(dǎo)版\t344
實(shí)驗(yàn)七 有限狀態(tài)機(jī)的設(shè)計(jì)（學(xué)生版）\t347
實(shí)驗(yàn)七 輔導(dǎo)版\t348
第12章 課程設(shè)計(jì)\t356
選題一 出租車計(jì)費(fèi)器\t356
選題二 智力搶答器\t362
選題三 點(diǎn)陣顯示\t369
選題四 自動(dòng)售貨機(jī)\t373
選題五 籃球24秒計(jì)時(shí)\t379
選題六 乒乓球游戲電路\t384
選題七 CRC檢測(cè)\t398
選題八 堆棧設(shè)計(jì)\t404
選題九 數(shù)字鬧鐘\t410
選題十 漢明碼編譯碼器\t418
附錄A 課程測(cè)試樣卷\t424
附錄B 習(xí)題及樣卷答案\t429