SoC設(shè)計方法學(xué)

第1章 SoC設(shè)計方法學(xué)概述
1．1 集成電路設(shè)計方法學(xué)演變
1．2 SoC設(shè)計方法學(xué)研究內(nèi)容
第2章 SoC設(shè)計流程及工具
2．1 SoC設(shè)計流程
2．2 EDA工具介紹
2．3 HKS1553BCRT SoC設(shè)計流程與EDA應(yīng)用實例
第3章 SoC設(shè)計策劃及管理
3．1 團隊管理
3．2 項目策劃
3．3 項目進度管理
3．4 需求管理
3．5 配置管理
3．6 質(zhì)量管理
第4章 SoC需求開發(fā)及芯片定義
4．1 需求概述
4．2 需求工程
4．3 SoC需求開發(fā)
4．4 芯片定義
4．5 HKS1553BCRT需求開發(fā)及芯片定義示例
4．6 HKS664ES需求開發(fā)及芯片定義示例
第5章 SoC體系結(jié)構(gòu)設(shè)計及優(yōu)化
5．1 SoC體系結(jié)構(gòu)及其設(shè)計技術(shù)
5．2 SoC體系結(jié)構(gòu)設(shè)計階段劃分
5．3 SoC體系結(jié)構(gòu)的設(shè)計流程
5．4 SoC體系結(jié)構(gòu)設(shè)計關(guān)鍵技術(shù)
5．5 SoC體系結(jié)構(gòu)設(shè)計空間探索
5．6 SoC體系結(jié)構(gòu)設(shè)計示例
5．7 小結(jié)
第6章 代碼編寫及檢查
6．1 代碼書寫風(fēng)格
6．2 面向可綜合的HDL編碼風(fēng)格
6．3 HDL編碼指南
6．4 HDL代碼檢查
第7章 IP選擇及集成復(fù)用
7．1 IP核概述
7．2 IP核選擇
7．3 IP核設(shè)計
7．4 IP核交易與保護
7．5 基于IP核的SoC集成與復(fù)用技術(shù)
第8章 SoC片上互連技術(shù)
8．1 片上互連技術(shù)的發(fā)展
8．2 片上總線
8．3 片上網(wǎng)絡(luò)
8．4 片上互連的發(fā)展趨勢
第9章 SoC軟硬件協(xié)同設(shè)計與驗證
9．1 SoC軟件設(shè)計
9．2 SoC硬件原型設(shè)計
9．3 軟硬件協(xié)同驗證
9．4 協(xié)同設(shè)計與驗證示例
9．5 小結(jié)
第10章 SoC芯片的低功耗設(shè)計
10．1 概述
10．2 SoC功耗層次化分析
10．3 SoC功耗機理探索
10．4 SoC低功耗設(shè)計方法
lO．5 SoC功耗估計評價
10．6 實例
10．7 小結(jié)及展望
第11章 SoC芯片可測性設(shè)計
11．1 SoC的測試挑戰(zhàn)和趨勢
11．2 可測性設(shè)計基本概念
11．3 SoC可測性設(shè)計方法
11．4 SoC低功耗可測性設(shè)計方法
11．5 小結(jié)及展望
第12章 SoC芯片的物理設(shè)計
12．1 概述
12．2 SoC物理設(shè)計流程
12．3 典型物理設(shè)計EDA工具及流程
12．4 深亞微米物理設(shè)計面臨新問題
12．5 SoC布圖設(shè)計
12．6 SoC時序約束與時序分析
12．7 SoC物理檢查與驗證
12．8 實例
12．9 小結(jié)
第13章 SoC芯片混合信號建模及仿真
13．1 SoC混合信號建模方法
13．2 大規(guī)模數(shù)?；旌闲盘栯娐返姆抡?br />13．3 小結(jié)
第14章 SoC芯片的封裝設(shè)計
14．1 管殼基本分類
14．2 封裝技術(shù)的發(fā)展
14．3 封裝工藝
14．4 SoC封裝設(shè)計
14．5 SoC封裝可靠性分析
14．6 封裝設(shè)計實例
14．7 小結(jié)
第15章 SoC芯片測試與驗證
15．1 SoC芯片驗證與測試規(guī)劃
15．2 SoC芯片驗證與測試方法
15．3 AFDX網(wǎng)絡(luò)協(xié)議處理芯片驗證與測試
15．4 SoC芯片測試面臨的挑戰(zhàn)
第16章 SoC芯片應(yīng)用解決方案
16．1 概述
16．2 芯片配套手冊
16．3 軟件開發(fā)工具鏈
16．4 評估套件
16．5 基于HKSl553BCRT芯片的應(yīng)用解決方案
16．6 基于HKS664ES芯片的應(yīng)用解決方案
16．7 小結(jié)
索引
參考文獻