通信IC設(shè)計

目　　錄序言一序言二前　言第1章　集成電路設(shè)計與HDL / 1　　1.1　集成電路設(shè)計基礎(chǔ) / 11.1.1　集成電路的概念 / 11.1.2　IC設(shè)計的本質(zhì) / 51.1.3　IC設(shè)計流程 / 9　　1.2　Verilog HDL快速入門 / 161.2.1　Verilog HDL簡介 / 161.2.2　Verilog的表達(dá)能力 / 171.2.3　第一個Verilog程序：通用加法器 / 181.2.4　第二個Verilog程序：多路選擇器與運(yùn)算操作 / 201.2.5　第三個Verilog程序：D觸發(fā)器和多路延遲 / 271.2.6　第四個Verilog程序：function與時序電路組合 / 341.2.7　第五個Verilog程序：有限狀態(tài)機(jī) / 471.2.8　第六個Verilog程序：寫testbench / 641.2.9　第七個Verilog程序：SPI總線 / 851.2.10　第八個Verilog程序：異步UART / 921.2.11　一些有用的Verilog程序 / 991.2.12　Verilog不同版本的差異 / 1081.2.13　Verilog語法小結(jié) / 108　　1.3　復(fù)雜邏輯模塊的設(shè)計 / 1101.3.1　結(jié)構(gòu)化的設(shè)計 / 1101.3.2　數(shù)據(jù)流的設(shè)計 / 1141.3.3　控制流的設(shè)計 / 1321.3.4　重要接口部件的設(shè)計 / 135　　1.4　數(shù)的表示與基本運(yùn)算 / 1441.4.1　數(shù)的表示方法 / 1451.4.2　定點(diǎn)數(shù)的計算規(guī)則 / 1491.4.3　定點(diǎn)計算舉例 / 1491.4.4　定點(diǎn)數(shù)的移位規(guī)則 / 152　　1.5　Verilog HDL編程規(guī)范 / 1551.5.1　文檔規(guī)范 / 1561.5.2　編程規(guī)范 / 1561.5.3　文件頭定義格式 / 1561.5.4　格式規(guī)則 / 1571.5.5　命名規(guī)則 / 1571.5.6　整體編碼規(guī)則 / 1581.5.7　全局信號編碼規(guī)則 / 1661.5.8　模塊編碼規(guī)則 / 1661.5.9　可綜合性設(shè)計 / 1671.5.10　可重用設(shè)計 / 1681.5.11　編程規(guī)范小結(jié) / 168　　1.6　HDL電路設(shè)計技巧 / 1681.6.1　芯片設(shè)計的核心目標(biāo) / 1681.6.2　如何提高電路運(yùn)行速度 / 1701.6.3　如何降低電路規(guī)模（使用面積） / 1731.6.4　如何優(yōu)化時序 / 187　　總結(jié) / 194第2章　FPGA設(shè)計與進(jìn)階 / 195　　2.1　FPGA簡介 / 1962.1.1　FPGA功能強(qiáng)大的秘密 / 2002.1.2　FPGA具備可編程能力的原因 / 2012.1.3　其他的FPGA內(nèi)部單元 / 2052.1.4　FPGA的應(yīng)用方向 / 2052.1.5　FPGA的設(shè)計流程 / 2072.1.6　FPGA的層次提升 / 217　　2.2　FPGA與ASIC的差異 / 220　　2.3　FPGA的基本構(gòu)成 / 2212.3.1　FPGA的RAM資源 / 2222.3.2　DSP資源 / 2322.3.3　PLL資源 / 2392.3.4　I/O引腳資源 / 244　　2.4　FPGA的調(diào)試 / 2512.4.1　在線存儲器內(nèi)容編輯工具 / 2512.4.2　內(nèi)嵌邏輯分析儀 / 2532.4.3　虛擬JTAG / 2602.4.4　LogicLock / 2672.4.5　調(diào)試設(shè)計的指導(dǎo)原則 / 268　　2.5　FPGA的設(shè)計方法 / 2692.5.1　FPGA的設(shè)計規(guī)范 / 2702.5.2　FPGA的整體結(jié)構(gòu)設(shè)計 / 270　　2.6　FPGA電路的優(yōu)化 / 2852.6.1　整體優(yōu)化原則 / 2872.6.2　FPGA優(yōu)化舉例 / 288　　2.7　FPGA可綜合的概念 / 2902.7.1　可綜合與不可綜合的歸納 / 2912.7.2　always可綜合的概念 / 2922.7.3　有限狀態(tài)機(jī)可綜合的概念 / 2932.7.4　可綜合模塊舉例 / 294　　2.8　FPGA設(shè)計的注意事項 / 3012.8.1　外部接口 / 3022.8.2　時鐘電路 / 3022.8.3　復(fù)位電路 / 3052.8.4　FPGA的設(shè)計規(guī)則 / 307　　附錄　開發(fā)流程與應(yīng)用環(huán)境快速搭建 / 310　　總結(jié) / 338第3章　通信系統(tǒng)基礎(chǔ)部件設(shè)計 / 339　　3.1　通信模型的構(gòu)架 / 3403.1.1　通信電路的組成結(jié)構(gòu) / 3403.1.2　常見的算法單元模塊 / 341　　3.2　通信系統(tǒng)的基本算法 / 342　　3.3　通信系統(tǒng)芯片設(shè)計的基本套路 / 3443.3.1　芯片設(shè)計的整體流程 / 3453.3.2　需求類別分析 / 3453.3.3　高速通信芯片的實現(xiàn)方案 / 3463.3.4　中速通信芯片的實現(xiàn)方案 / 3473.3.5　低速通信芯片的實現(xiàn)方案 / 3493.3.6　傳統(tǒng)終端基帶芯片的實現(xiàn)方案 / 350　　3.4　數(shù)字濾波器設(shè)計 / 3523.4.1　FIR濾波器的基本概念 / 3523.4.2　FIR濾波器的基本硬件實現(xiàn) / 3543.4.3　FIR濾波器硬件實現(xiàn)結(jié)構(gòu)概述 / 3573.4.4　基于分布式算法的FIR濾波器 / 3663.4.5　IIR濾波器設(shè)計 / 3733.4.6　濾波器設(shè)計中的量化問題 / 3763.4.7　數(shù)字濾波器的擴(kuò)展應(yīng)用——相關(guān) / 385　　3.5　FFT原理與硬件設(shè)計 / 3893.5.1　概述 / 3893.5.2　FFT算法概述 / 3923.5.3　FFT實現(xiàn)面臨的問題 / 3963.5.4　FFT硬件實現(xiàn)方案 / 3983.5.5　適用于WLAN發(fā)射機(jī)的64點(diǎn)FFT設(shè)計 / 4043.5.6　適用于WLAN接收機(jī)的64點(diǎn)FFT設(shè)計 / 4113.5.7　FFT與FIR的關(guān)系 / 4143.5.8　離散余弦變換 / 415　　3.6　CORDIC算法 / 4183.6.1　CORDIC簡介 / 4183.6.2　一個求角度反正切的例子 / 4193.6.3　CORDIC算法原理 / 4223.6.4　CORDIC通用算法原理 / 4243.6.5　CORDIC算法的硬件實現(xiàn)結(jié)構(gòu) / 426　　3.7　NCO與DDS / 4323.7.1　NCO與DDS簡介 / 4323.7.2　NCO設(shè)計原理 / 4323.7.3　NCO硬件設(shè)計 / 4343.7.4　DDS硬件設(shè)計 / 4353.7.5　DDS實現(xiàn)通信調(diào)制 / 437　　3.8　數(shù)字信號處理的集成案例1：數(shù)字中頻 / 4393.8.1　概述 / 4393.8.2　數(shù)字下變頻 / 4403.8.3　數(shù)字上變頻 / 4573.8.4　數(shù)字上下變頻的系統(tǒng)級設(shè)計 / 4613.8.5　數(shù)字中頻的各種設(shè)計案例 / 468　　3.9　數(shù)字信號處理的集成案例2：FM收音機(jī) / 4823.9.1　FM收音機(jī)原理 / 4833.9.2　FM收音機(jī)的解調(diào)思路 / 4853.9.3　FM的中頻處理 / 4863.9.4　FM單聲道收音機(jī)的ESL設(shè)計 / 4913.9.5　FM立體聲收音機(jī)的硬件實現(xiàn) / 4933.9.6　FM收音機(jī)相關(guān)的一些話題 / 499　　附錄　數(shù)字信號處理算法實現(xiàn)的部分技巧 / 505　　總結(jié) / 519第4章　通信系統(tǒng)的信道編解碼 / 520　　4.1　通信編解碼的基本框架 / 5214.1.1　編碼的基礎(chǔ)知識 / 5214.1.2　編碼的幾個基本概念 / 5224.1.3　信道編碼間的關(guān)系 / 5234.1.4　級聯(lián)碼 / 5234.1.5　逼近容量極限的編碼 / 5244.1.6　信道編解碼芯片實現(xiàn)的基本套路 / 525　　4.2　8B/10B編碼與譯碼 / 5254.2.1　8B/10B編碼過程 / 5264.2.2　8B/10B解碼過程 / 5304.2.3　8B/10B編碼與解碼的Verilog實現(xiàn) / 531　　4.3　有限域的運(yùn)算基礎(chǔ) / 5344.3.1　有限域的基本概念 / 5354.3.2　有限域多項式的運(yùn)算規(guī)則 / 5364.3.3　GF(2)域的多項式運(yùn)算 / 5384.3.4　適合硬件實現(xiàn)的有限域運(yùn)算方法 / 539　　4.4　CRC冗余校驗碼簡介 / 5474.4.1　CRC算法的基本原理 / 5484.4.2　幾個基本概念 / 5494.4.3　CRC算法實現(xiàn) / 550　　4.5　RS碼 / 5554.5.1　RS的編碼算法 / 5564.5.2　RS的譯碼算法 / 560　　4.6　BCH碼 / 5794.6.1　BCH編碼 / 5804.6.2　BCH譯碼方法簡介 / 582　　4.7　卷積碼簡介 / 5854.7.1　卷積碼的相關(guān)概念 / 5854.7.2　卷積碼編碼通用表述 / 5854.7.3　卷積碼的變形以及特殊處理 / 5894.7.4　卷積碼的譯碼原理 / 5904.7.5　Viterbi譯碼的硬件實現(xiàn) / 6044.7.6　Viterbi的引申話題 / 606　　4.8　信道編解碼集成案例 / 6094.8.1　編碼方案 / 6094.8.2　整體編碼流程 / 6104.8.3　硬件方案的整體概述 / 6124.8.4　信道編碼 / 6184.8.5　信道解碼 / 6264.8.6　芯片實現(xiàn)中的幾個關(guān)鍵問題 / 634　　總結(jié) / 644