數(shù)字調(diào)制解調(diào)技術的MATLAB與FPGA實現(xiàn)（Altera/Verilog版）

第1章  數(shù)字通信及FPGA概述 1
1.1  數(shù)字通信系統(tǒng)概述 2
1.1.1  數(shù)字通信的一般處理流程 2
1.1.2  本書討論的通信系統(tǒng)模型 4
1.1.3  數(shù)字通信的特點及優(yōu)勢 5
1.1.4  數(shù)字通信的發(fā)展概述 8
1.2  數(shù)字通信中的幾個基本概念 10
1.2.1  與頻譜相關的概念 10
1.2.2  帶寬是如何定義的 13
1.2.3  采樣與頻譜搬移 16
1.2.4  噪聲與信噪比 19
1.3  FPGA的基礎知識 21
1.3.1  從晶體管到FPGA 21
1.3.2  FPGA的發(fā)展趨勢 25
1.3.3  FPGA的組成結(jié)構(gòu) 26
1.3.4  FPGA的工作原理 31
1.4  FPGA與其他處理平臺的比較 33
1.4.1  ASIC、DSP及ARM的特點 33
1.4.2  FPGA的特點及優(yōu)勢 34
1.5  Altera器件簡介 35
1.6  小結(jié) 37
參考文獻 37
第2章  設計語言及環(huán)境介紹 39
2.1  HDL語言簡介 40
2.1.1  HDL語言的特點及優(yōu)勢 40
2.1.2  選擇VHDL還是Verilog 41
2.2  Verilog HDL語言基礎 42
2.2.1  Verilog HDL語言特點 42
2.2.2  Verilog HDL程序結(jié)構(gòu) 44
2.3  FPGA開發(fā)工具及設計流程 45
2.3.1  Quartus II開發(fā)套件 45
2.3.2  ModelSim仿真軟件 49
2.3.3  FPGA設計流程 50
2.4  MATLAB軟件 53
2.4.1  MATLAB軟件簡介 53
2.4.2  常用的信號處理函數(shù) 55
2.5  MATLAB與Quartus的數(shù)據(jù)交換 62
2.6  小結(jié) 63
參考文獻 63
第3章  FPGA實現(xiàn)數(shù)字信號處理基礎 65
3.1  FPGA中數(shù)的表示 66
3.1.1  萊布尼茲與二進制 66
3.1.2  定點數(shù)表示 67
3.1.3  浮點數(shù)表示 68
3.2  FPGA中數(shù)的運算 71
3.2.1  加/減法運算 71
3.2.2  乘法運算 74
3.2.3  除法運算 75
3.2.4  有效數(shù)據(jù)位的計算 75
3.3  有限字長效應 78
3.3.1  字長效應的產(chǎn)生因素 78
3.3.2  A/D轉(zhuǎn)換的字長效應 79
3.3.3  系統(tǒng)運算中的字長效應 80
3.4  FPGA中的常用處理模塊 82
3.4.1  加法器模塊 82
3.4.2  乘法器模塊 84
3.4.3  除法器模塊 87
3.4.4  浮點運算模塊 88
3.5  小結(jié) 89
參考文獻 90
第4章  濾波器的MATLAB與FPGA實現(xiàn) 91
4.1  濾波器概述 92
4.1.1  濾波器的分類 92
4.1.2  濾波器的特征參數(shù) 94
4.2  FIR與IIR濾波器的原理 94
4.2.1  FIR濾波器原理 94
4.2.2  IIR濾波器原理 96
4.2.3  IIR與FIR濾波器的比較 96
4.3  FIR濾波器的MATLAB設計 97
4.3.1  采用fir1函數(shù)設計 97
4.3.2  采用kaiserord函數(shù)設計 100
4.3.3  采用fir2函數(shù)設計 100
4.3.4  采用firpm函數(shù)設計 102
4.4  IIR濾波器的MATLAB設計 104
4.4.1  采用butter函數(shù)設計 104
4.4.2  采用cheby1函數(shù)設計 105
4.4.3  采用cheby2函數(shù)設計 106
4.4.4  采用ellip函數(shù)設計 106
4.4.5  采用yulewalk函數(shù)設計 107
4.4.6  幾種設計函數(shù)的比較 107
4.5  FIR濾波器的FPGA實現(xiàn) 109
4.5.1  FIR濾波器的實現(xiàn)結(jié)構(gòu) 109
4.5.2  采用IP核實現(xiàn)FIR濾波器 113
4.5.3  MATLAB仿真測試數(shù)據(jù) 118
4.5.4  測試激勵的Verilog HDL設計 120
4.5.5  FPGA實現(xiàn)后的仿真測試 123
4.6  IIR濾波器的FPGA實現(xiàn) 125
4.6.1  IIR濾波器的結(jié)構(gòu)形式 125
4.6.2  量化級聯(lián)型結(jié)構(gòu)的系數(shù) 127
4.6.3  級聯(lián)型結(jié)構(gòu)的FPGA實現(xiàn) 130
4.6.4  FPGA實現(xiàn)后的測試仿真 134
4.7  小結(jié) 135
參考文獻 135
第5章  ASK調(diào)制解調(diào)技術的實現(xiàn) 137
5.1  ASK信號的調(diào)制解調(diào)原理 138
5.1.1  二進制振幅調(diào)制信號的產(chǎn)生 138
5.1.2  二進制振幅調(diào)制信號的解調(diào) 139
5.1.3  二進制振幅調(diào)制系統(tǒng)的性能 141
5.1.4  多進制振幅調(diào)制 142
5.2  ASK調(diào)制信號的MATLAB仿真 142
5.3  ASK調(diào)制信號的FPGA實現(xiàn) 145
5.3.1  FPGA實現(xiàn)模型及參數(shù)說明 145
5.3.2  ASK調(diào)制信號的Verilog HDL設計 147
5.3.3  FPGA實現(xiàn)后的仿真測試 149
5.4  ASK解調(diào)技術的MATLAB仿真 150
5.5  ASK解調(diào)技術的FPGA實現(xiàn) 152
5.5.1  FPGA實現(xiàn)模型及參數(shù)說明 152
5.5.2  ASK信號解調(diào)的Verilog HDL設計 153
5.5.3  FPGA實現(xiàn)后的仿真測試 154
5.6  符號判決門限的FPGA實現(xiàn) 156
5.6.1  確定ASK解調(diào)后的判決門限 156
5.6.2  判決門限模塊的Verilog HDL設計 157
5.6.3  FPGA實現(xiàn)后的仿真測試 158
5.7  鎖相環(huán)位同步技術的FPGA實現(xiàn) 159
5.7.1  位同步技術的工作原理 159
5.7.2  位同步頂層模塊的Verilog HDL設計 162
5.7.3  雙相時鐘信號的Verilog HDL實現(xiàn) 164
5.7.4  微分鑒相模塊的Verilog HDL實現(xiàn) 166
5.7.5  單穩(wěn)觸發(fā)器的Verilog HDL實現(xiàn) 168
5.7.6  控制及分頻模塊的Verilog HDL實現(xiàn) 169
5.7.7  FPGA實現(xiàn)及仿真測試 171
5.8  ASK解調(diào)系統(tǒng)的FPGA實現(xiàn)及仿真 173
5.8.1  完整解調(diào)系統(tǒng)的Verilog HDL設計 173
5.8.2  完整系統(tǒng)的仿真測試 175
5.9  小結(jié) 177
參考文獻 177
第6章  FSK調(diào)制解調(diào)技術的實現(xiàn) 179
6.1  FSK信號的調(diào)制解調(diào)原理 180
6.1.1  FSK信號的時域表示 180
6.1.2  相關系數(shù)與頻譜特性 181
6.1.3  非相干解調(diào)原理 183
6.1.4  相干解調(diào)原理 184
6.1.5  解調(diào)方法的應用條件分析 186
6.2  FSK調(diào)制解調(diào)的MATLAB仿真 186
6.2.1  不同調(diào)制度的FSK信號仿真 186
6.2.2  非相干解調(diào)FSK仿真 188
6.2.3  相干解調(diào)FSK仿真 193
6.3  FSK調(diào)制信號的FPGA實現(xiàn) 196
6.3.1  FSK信號的產(chǎn)生方法 196
6.3.2  FSK調(diào)制信號的Verilog HDL設計 197
6.3.3  FPGA實現(xiàn)后的仿真測試 198
6.4  FSK解調(diào)的FPGA實現(xiàn) 199
6.4.1  解調(diào)模型及參數(shù)設計 199
6.4.2  解調(diào)FSK信號的Verilog HDL設計 200
6.4.3  FPGA實現(xiàn)后的仿真測試 206
6.5  MSK信號產(chǎn)生原理 208
6.5.1  MSK信號時域特征 208
6.5.2  MSK信號頻譜特性 209
6.5.3  MSK信號的產(chǎn)生方法 210
6.6  MSK調(diào)制信號的FPGA實現(xiàn) 212
6.6.1  實例參數(shù)及模型設計 212
6.6.2  MSK調(diào)制信號的Verilog HDL設計及仿真 213
6.7  MSK解調(diào)原理 214
6.7.1  延遲差分解調(diào) 214
6.7.2  平方環(huán)相干解調(diào) 216
6.8  MSK解調(diào)的MATLAB仿真 217
6.8.1  仿真模型及參數(shù)說明 217
6.8.2  平方環(huán)解調(diào)MSK的MATLAB仿真 217
6.9  平方環(huán)的FPGA實現(xiàn) 220
6.9.1  鎖相環(huán)的工作原理 220
6.9.2  平方環(huán)的工作原理 223
6.9.3  平方環(huán)路性能參數(shù)設計 224
6.9.4  平方環(huán)的Verilog HDL設計 227
6.9.5  FPGA實現(xiàn)后的仿真測試 231
6.10  MSK解調(diào)的FPGA實現(xiàn) 232
6.10.1  MSK解調(diào)環(huán)路參數(shù)設計 232
6.10.2  頂層模塊的Verilog HDL設計 234
6.10.3  脈沖成形及解調(diào)模塊的Verilog HDL設計 239
6.10.4  FPGA實現(xiàn)后的仿真測試 242
6.11  小結(jié) 243
參考文獻 244
第7章  PSK調(diào)制解調(diào)技術的實現(xiàn) 245
7.1  DPSK信號的調(diào)制解調(diào)原理 246
7.1.1  DPSK信號的調(diào)制原理 246
7.1.2  Costas環(huán)解調(diào)DPSK信號 247
7.1.3  DPSK調(diào)制解調(diào)的MATLAB仿真 249
7.2  DPSK解調(diào)的FPGA實現(xiàn) 252
7.2.1  環(huán)路性能參數(shù)設計 252
7.2.2  Costas環(huán)的Verilog HDL設計 254
7.2.3  FPGA實現(xiàn)后的仿真測試 258
7.3  DQPSK信號的調(diào)制解調(diào)原理 258
7.3.1  QPSK信號的調(diào)制原理 258
7.3.2  雙比特碼元差分編解碼原理 260
7.3.3  DQPSK信號解調(diào)原理 261
7.3.4  DQPSK調(diào)制解調(diào)的MATLAB仿真 264
7.4  DQPSK調(diào)制信號的FPGA實現(xiàn) 268