數(shù)字通信同步技術的MATLAB與FPGA實現(xiàn)（Altera/Verilog版）

第1章  同步技術的概念及FPGA基礎 1
1.1  數(shù)字通信中的同步技術 2
1.2  同步技術的實現(xiàn)方法 4
1.2.1  兩種不同的實現(xiàn)原理 4
1.2.2  常用的工程實現(xiàn)途徑 5
1.3  FPGA概念及其在信號處理中的應用 6
1.3.1  基本概念及發(fā)展歷程 6
1.3.2  FPGA的結構和工作原理 8
1.3.3  FPGA在數(shù)字信號處理中的應用 15
1.4  Altera器件簡介 16
1.5  Verilog HDL語言簡介 18
1.5.1  HDL語言簡介 18
1.5.2  Verilog HDL語言特點 19
1.5.3  Verilog HDL程序結構 20
1.6  FPGA開發(fā)工具及設計流程 21
1.6.1  Quartus II開發(fā)套件 21
1.6.2  ModelSim仿真軟件 25
1.6.3  FPGA設計流程 27
1.7  MATLAB軟件 29
1.7.1  MATLAB軟件介紹 29
1.7.2  MATLAB工作界面 29
1.7.3  MATLAB的特點及優(yōu)勢 30
1.7.4  MATLAB與Quartus的數(shù)據(jù)交互 32
1.8  小結 33
第2章  FPGA實現(xiàn)數(shù)字信號處理基礎 35
2.1  FPGA中數(shù)的表示 36
2.1.1  萊布尼茲與二進制 36
2.1.2  定點數(shù)表示 37
2.1.3  浮點數(shù)表示 38
2.2  FPGA中數(shù)的運算 41
2.2.1  加/減法運算 41
2.2.2  乘法運算 44
2.2.3  除法運算 46
2.2.4  有效數(shù)據(jù)位的計算 46
2.3  有限字長效應 49
2.3.1  字長效應的產(chǎn)生因素 49
2.3.2  A/D轉換器的字長效應 49
2.3.3  系統(tǒng)運算中的字長效應 51
2.4  FPGA中的常用處理模塊 53
2.4.1  加法器模塊 53
2.4.2  乘法器模塊 55
2.4.3  除法器模塊 58
2.4.4  浮點運算模塊 59
2.4.5  濾波器模塊 60
2.5  小結 63
第3章  鎖相技術原理及應用 65
3.1  鎖相環(huán)的工作原理 66
3.1.1  鎖相環(huán)路的模型 66
3.1.2  鎖定與跟蹤的概念 67
3.1.3  環(huán)路的基本性能要求 68
3.2  鎖相環(huán)的組成 69
3.2.1  鑒相器 69
3.2.2  環(huán)路濾波器 70
3.2.3  壓控振蕩器 71
3.3  鎖相環(huán)路的動態(tài)方程 71
3.3.1  非線性相位模型 71
3.3.2  線性相位模型 73
3.3.3  環(huán)路的傳遞函數(shù) 74
3.4  鎖相環(huán)路的性能分析 76
3.4.1  暫態(tài)信號響應 76
3.4.2  環(huán)路的頻率響應 78
3.4.3  環(huán)路的穩(wěn)定性 80
3.4.4  非線性跟蹤性能 82
3.4.5  環(huán)路的捕獲性能 83
3.4.6  環(huán)路的噪聲性能 85
3.5  鎖相環(huán)路的應用 87
3.5.1  環(huán)路的兩種跟蹤狀態(tài) 87
3.5.2  調頻解調器 87
3.5.3  調相解調器 88
3.5.4  調幅信號的相干解調 88
3.5.5  鎖相調頻器 89
3.5.6  鎖相調相器 90
3.6  小結 90
第4章  載波同步的FPGA實現(xiàn) 91
4.1  載波同步的原理 92
4.1.1  載波同步的概念及實現(xiàn)方法 92
4.1.2  鎖相環(huán)的工作方式 93
4.2  鎖相環(huán)路的數(shù)字化模型 94
4.2.1  數(shù)字鑒相器 94
4.2.2  數(shù)字環(huán)路濾波器 95
4.2.3  數(shù)字控制振蕩器 96
4.2.4  數(shù)字環(huán)路的動態(tài)方程 97
4.3  輸入信號建模與仿真 98
4.3.1  工程實例需求 98
4.3.2  輸入信號模型 99
4.3.3  輸入信號的MATLAB仿真 100
4.4  載波同步環(huán)的參數(shù)設計 103
4.4.1  總體性能參數(shù)設計 104
4.4.2  數(shù)字鑒相器設計 105
4.4.3  環(huán)路濾波器及數(shù)控振蕩器設計 108
4.5  載波同步環(huán)的FPGA實現(xiàn) 110
4.5.1  頂層模塊的Verilog HDL實現(xiàn) 110
4.5.2  IIR低通濾波器的Verilog HDL實現(xiàn) 113
4.5.3  環(huán)路濾波器的Verilog HDL實現(xiàn) 118
4.5.4  同步環(huán)路的FPGA實現(xiàn) 119
4.6  載波同步環(huán)的仿真測試 120
4.6.1  測試激勵的Verilog HDL設計 120
4.6.2  單載波輸入信號的仿真測試 122
4.6.3  調幅波輸入信號的仿真測試 126
4.6.4  關于載波環(huán)路參數(shù)的討論 129
4.7  小結 130
第5章  抑制載波同步的FPGA實現(xiàn) 133
5.1  抑制載波同步的原理 134
5.1.1  平方環(huán)工作原理 134
5.1.2  同相正交環(huán)工作原理 135
5.1.3  判決反饋環(huán)工作原理 136
5.2  輸入信號建模與仿真 138
5.2.1  工程實例需求 138
5.2.2  DPSK調制原理及信號特征 138
5.2.3  DPSK信號傳輸模型及仿真 139
5.3  平方環(huán)的FPGA實現(xiàn) 141
5.3.1  改進的平方環(huán)原理 141
5.3.2  環(huán)路性能參數(shù)設計 142
5.3.3  帶通濾波器設計 143
5.3.4  頂層模塊的Verilog HDL實現(xiàn) 145
5.3.5  帶通濾波器的Verilog HDL實現(xiàn) 148
5.3.6  低通濾波器的Verilog HDL實現(xiàn) 152
5.3.7  FPGA實現(xiàn)后的仿真測試 154
5.4  同相正交環(huán)的FPGA實現(xiàn) 156
5.4.1  環(huán)路性能參數(shù)設計 156
5.4.2  低通濾波器Verilog HDL實現(xiàn) 157
5.4.3  其他模塊的Verilog HDL實現(xiàn) 159
5.4.4  頂層模塊的Verilog HDL實現(xiàn) 160
5.4.5  FPGA實現(xiàn)后的仿真測試 163
5.4.6  同相支路的判決及碼型變換 165
5.5  判決反饋環(huán)的FPGA實現(xiàn) 167
5.5.1  環(huán)路性能參數(shù)設計 167
5.5.2  頂層模塊的Verilog HDL實現(xiàn) 168
5.5.3  積分判決模塊的Verilog HDL實現(xiàn) 171
5.5.4  FPGA實現(xiàn)后的仿真測試 174
5.6  小結 175
第6章  自動頻率控制的FPGA實現(xiàn) 177
6.1  自動頻率控制的概念 178
6.2  最大似然頻偏估計的FPGA實現(xiàn) 179
6.2.1  最大似然頻偏估計的原理 179
6.2.2  最大似然頻偏估計的MATLAB仿真 180
6.2.3  頻偏估計的FPGA實現(xiàn)方法 183
6.3  基于FFT載頻估計的FPGA實現(xiàn) 185
6.3.1  離散傅里葉變換 185
6.3.2  FFT算法原理及MATLAB仿真 187
6.3.3  FFT核的使用 190
6.3.4  輸入信號建模與MATLAB仿真 193
6.3.5  基于FFT載頻估計的Verilog HDL實現(xiàn) 194
6.3.6  FPGA實現(xiàn)及仿真測試 198
6.4  FSK信號調制解調原理 199
6.4.1  數(shù)字頻率調制 199
6.4.2  FSK信號的MATLAB仿真 201
6.4.3  FSK相干解調原理 204
6.4.4  AFC環(huán)解調FSK信號的原理 205
6.5  AFC環(huán)的FPGA實現(xiàn) 207
6.5.1  環(huán)路參數(shù)設計 207
6.5.2  頂層模塊的Verilog HDL實現(xiàn) 209
6.5.3  鑒頻器模塊的Verilog HDL實現(xiàn) 213
6.5.4  FPGA實現(xiàn)及仿真測試 214
6.6  小結 215
第7章  位同步技術的FPGA實現(xiàn) 217
7.1  位同步的概念及實現(xiàn)方法 218
7.1.1  位同步的概念 218
7.1.2  濾波法提取位同步 219
7.1.3  數(shù)字鎖相環(huán)位同步法 220
7.2  微分型位同步的FPGA實現(xiàn) 222
7.2.1  微分型位同步的原理 222
7.2.2  頂層模塊的Verilog HDL實現(xiàn) 223
7.2.3  雙相時鐘信號的Verilog HDL實現(xiàn) 225
7.2.4  微分鑒相模塊的Verilog HDL實現(xiàn) 227
7.2.5  單穩(wěn)觸發(fā)器的Verilog HDL實現(xiàn) 229
7.2.6  控制及分頻模塊的Verilog HDL實現(xiàn) 231
7.2.7  位同步形成及移相模塊的Verilog HDL實現(xiàn) 232
7.2.8  FPGA實現(xiàn)及仿真測試 234
7.3  積分型位同步的FPGA實現(xiàn) 237
7.3.1  積分型位同步的原理 237
7.3.2  頂層模塊的Verilog HDL實現(xiàn) 239
7.3.3  積分模塊的Verilog HDL實現(xiàn) 242
7.3.4  鑒相模塊的Verilog HDL實現(xiàn) 243
7.3.5  FPGA實現(xiàn)及仿真測試 244
7.4  改進位同步技術的FPGA實現(xiàn) 246
7.4.1  正交支路積分輸出門限判決法 246
7.4.2  數(shù)字式濾波器法的工作原理 248
7.4.3  隨機徘徊濾波器的Verilog HDL實現(xiàn) 249
7.4.4  隨機徘徊濾波器的仿真測試 250
7.4.5  改進的數(shù)字濾波器工作原理 251
7.4.6  改進濾波器的Verilog HDL實現(xiàn) 252
7.5  小結 254
第8章  幀同步技術的FPGA實現(xiàn) 255
8.1  異步傳輸與同步傳輸?shù)母拍?nbsp;256
8.1.1  異步傳輸?shù)母拍?nbsp;256
8.1.2  同步傳輸?shù)母拍?nbsp;257
8.1.3  異步傳輸與同步傳輸?shù)膮^(qū)別 257
8.2  起止式同步的FPGA實現(xiàn) 258
8.2.1  RS-232串口通信