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內(nèi)容簡(jiǎn)介

《循序漸進(jìn)實(shí)例化學(xué)習(xí)Verilog HDL》共分為10個(gè)部分。第1章主要講述PLD的基本結(jié)構(gòu)；第2～4章為VerilogHDL的相關(guān)知識(shí)點(diǎn)，通過(guò)實(shí)例引入方式講授：第5章中涉及一些常見的實(shí)用電路；第6章進(jìn)行一個(gè)簡(jiǎn)單的CPU設(shè)計(jì)，從原理到設(shè)計(jì)實(shí)現(xiàn)均詳細(xì)講解，是《循序漸進(jìn)實(shí)例化學(xué)習(xí)Verilog HDL》的特色；附錄1為推薦的HDL編程風(fēng)格，尤其是現(xiàn)階段很多本科生的編程風(fēng)格很不好，需要改正；附錄2為QuartusⅡ軟件仿真使用說(shuō)明，便于初學(xué)者對(duì)書中的實(shí)例進(jìn)行軟件仿真驗(yàn)證；附錄3是基于DE2-115的實(shí)驗(yàn)入門教程。初學(xué)者可以根據(jù)此教程一步一步地在開發(fā)板上實(shí)現(xiàn)設(shè)計(jì)的電路；附錄4中對(duì)QuartusⅡ中引腳分配的方法進(jìn)行了詳細(xì)說(shuō)明，為后續(xù)大型的工程項(xiàng)目奠定軟件操作基礎(chǔ)。

作者簡(jiǎn)介

暫缺《循序漸進(jìn)實(shí)例化學(xué)習(xí)Verilog HDL》作者簡(jiǎn)介

圖書目錄

1 EDA技術(shù)簡(jiǎn)介
1.1 可編程邏輯器件概述
1.2 可編程邏輯器件的發(fā)展歷史
1.3 可編程邏輯器件的開發(fā)工具
1.4 可編程邏輯器件的邏輯定制原理

2 Verilog HDL入門
2.1 Verilog HDL簡(jiǎn)介及基本語(yǔ)法
2.2 Verilog HDL的補(bǔ)充語(yǔ)法和基本語(yǔ)句
2.3 同步電路與異步電路設(shè)計(jì)
2.4 條件語(yǔ)句
2.5 阻塞賦值與非阻塞賦值
2.6 邊沿檢測(cè)電路

3 Verilog HDL語(yǔ)法進(jìn)階
3.1 casex語(yǔ)句和casez語(yǔ)句
3.2 Verilog HDL內(nèi)置元件及元件例化
3.3 用戶module的例化
3.4 generate語(yǔ)句
3.5 向量的部分選擇

4 Verilog HDL設(shè)計(jì)技巧
4.1 Verilog HDL中雙向端口的定義和使用
4.2 PWM波形的設(shè)計(jì)與實(shí)現(xiàn)
4.3 分頻器
4.4 存儲(chǔ)器的設(shè)計(jì)與使用
4.5 基于存儲(chǔ)器的DDS設(shè)計(jì)
4.6 有限狀態(tài)機(jī)設(shè)計(jì)方法

5 常用模塊的Verilog HDL設(shè)計(jì)
5.1 簡(jiǎn)易UART的設(shè)計(jì)
5.2 VGA接口驅(qū)動(dòng)設(shè)計(jì)
5.3 PS／2接口設(shè)計(jì)
5.4 HDMI接口驅(qū)動(dòng)

6 基于Verilog HDL的CPU設(shè)計(jì)
6.1 CPU概覽
6.2 計(jì)算機(jī)各個(gè)組成模塊的設(shè)計(jì)
6.3 CPU頂層設(shè)計(jì)
6.4 CPU功能擴(kuò)展

參考文獻(xiàn)
附錄1 Verilog HDL代碼風(fēng)格和書寫規(guī)范
附錄2 Quartus Ⅱ仿真使用指南
附錄3 基于DE2-115的實(shí)驗(yàn)操作入門
附錄4 Quartus Ⅱ中引腳分配方法