基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)：Altera SoC FPGA（第二版）

1.1 SoC嵌入式設(shè)計(jì)的挑戰(zhàn)與機(jī)遇
1.2 Altera提供的解決方案匯集
1.2.1 器件系列
1.2.2 設(shè)計(jì)軟件工具及嵌入式處理器
1.2.3 可以使用的IP功能
1.2.4 SoCFPGA開(kāi)發(fā)套件簡(jiǎn)介
第2章 AlteraSoCFPGA系列器件簡(jiǎn)介
2.1 SoCFPGA簡(jiǎn)介
2.2 CycloneV器件
2.3 ArriaV器件
第3章 QuartusIIEDA開(kāi)發(fā)工具應(yīng)用
3.1 現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法簡(jiǎn)介
3.1.1 圖形用戶界面設(shè)計(jì)方法
3.1.2 EDA數(shù)字系統(tǒng)設(shè)計(jì)流程
3.1.3 Quarrusll13.OEDA軟件特點(diǎn)
3.2 Quartusll13.0軟件安裝
3.3 QuartusIIEDA軟件設(shè)計(jì)過(guò)程
3.4 QuartusII設(shè)計(jì)輸入
3.4.1 創(chuàng)建新工程
3.4.2 建立原理圖編輯文件
3.4.3 建立文本編輯文件
3.4.4 建立存儲(chǔ)器編輯文件
3.4.5 設(shè)計(jì)實(shí)例
3.5 設(shè)計(jì)項(xiàng)目的編譯
3.5.1 項(xiàng)目綜合
3.5.2 Quartusll編譯器選項(xiàng)設(shè)置
3.5.3 引腳分配
3.5.4 項(xiàng)目編譯結(jié)果分析
3.6 設(shè)計(jì)項(xiàng)目的仿真驗(yàn)證
3.6.1 Modelsim軟件架構(gòu)
3.6.2 Modelsim軟件應(yīng)用
3.7 TimeQuest時(shí)序分析
3.7.1 時(shí)序分析基本參數(shù)
3.7.2 時(shí)序分析基本步驟
3.7.3 查看時(shí)序分析報(bào)告
3.8 器件編程
第4章 Qsys系統(tǒng)開(kāi)發(fā)工具
4.1 Qsys簡(jiǎn)介
4.1.1 SoPC技術(shù)簡(jiǎn)介
4.1.2 Qsys與SoPC開(kāi)發(fā)
4.1.3 Qsys的功能特點(diǎn)
4.1.4 Qsys的優(yōu)點(diǎn)
4.2 Qsys設(shè)計(jì)流程
4.3 Qsys用戶界面
4.3.1 系統(tǒng)元件頁(yè)
4.3.2 系統(tǒng)從屬頁(yè)
4.3.3 系統(tǒng)選項(xiàng)頁(yè)
4.3.4 Qsys菜單命令
4.4 Qsys用戶自定制元件
4.4.1 Qsys組件構(gòu)成
4.4.2 Qsys組件編輯器
4.4.3 自定義組件實(shí)例1-DDS信號(hào)產(chǎn)生模塊
4.4.4 自定義組件實(shí)例2-以太網(wǎng)控制器W5300控制
第5章 NiosIIEDS嵌入式處理器設(shè)計(jì)
5.1 NiosII嵌入式處理器簡(jiǎn)介
5.1.1 第一代Nios嵌入式處理器
5.1.2 第二代Nios嵌入式處理器
5.1.3 可配置的軟核嵌入式處理器的優(yōu)勢(shì)
5.2 NiosII嵌入式處理器軟硬件開(kāi)發(fā)流程簡(jiǎn)介
5.2.1 硬件開(kāi)發(fā)流程
5.2.2 軟件設(shè)計(jì)流程
5.2.3 軟件設(shè)計(jì)實(shí)例
5.3 HAL系統(tǒng)庫(kù)
5.3.1 HAL系統(tǒng)庫(kù)簡(jiǎn)介
5.3.2 使用HAL開(kāi)發(fā)程序
5.4 NiosIIEDS開(kāi)發(fā)實(shí)例
5.4.1 系統(tǒng)軟硬件需求分析
5.4.2 系統(tǒng)硬件設(shè)計(jì)
5.4.3 系統(tǒng)軟件設(shè)計(jì)
……
第6章 基于Qsys的HPS模型設(shè)計(jì)
第7章 基于SoC EDS的嵌入式系統(tǒng)設(shè)計(jì)
第8章 基于ARM SoC FPGA的DSP設(shè)計(jì)
第9章 OpenCL入門與應(yīng)用