FPGA快速系統(tǒng)原型設(shè)計(jì)權(quán)威指南

獻(xiàn)詞
譯者序
作者簡介
致謝
第1章　緒論 / 1
1.1　FPGA快速設(shè)計(jì)實(shí)現(xiàn)的潛力 / 2
1.2　快速發(fā)展的技術(shù)領(lǐng)域 / 3
1.3　全面、完備的設(shè)計(jì)技能 / 4
1.4　具備硬件知識(shí)的軟件/固件工程師 / 6
1.5　具備軟件知識(shí)的硬件工程師 / 6
1.6　FPGA技術(shù)潛在的局限性 / 7
1.7　FPGA技術(shù)的優(yōu)勢(shì) / 8
1.8　小結(jié) / 10
第2章　FPGA基礎(chǔ) / 11
2.1　概述 / 11
2.1.1　可編程邏輯器件的分類 / 11
2.1.2　SPLD / 14
2.1.3　CPLD / 15
2.1.4　FPGA / 17
2.1.5　FPGA類型 / 20
2.2　基于SRAM的FPGA架構(gòu) / 22
2.2.1　FPGA的邏輯塊架構(gòu) / 23
2.2.2　FPGA的布線矩陣與全局信號(hào) / 25
2.2.3　FPGA的I/O塊 / 27
2.2.4　FPGA的時(shí)鐘資源 / 28
2.2.5　FPGA的存儲(chǔ)資源 / 30
2.3　高級(jí)FPGA特性 / 30
2.4　小結(jié) / 31
第3章　優(yōu)化開發(fā)流程 / 33
3.1　概述 / 33
3.2　FPGA開發(fā)流程 / 34
3.2.1　需求定義階段 / 38
3.2.2　架構(gòu)和設(shè)計(jì)階段 / 39
3.2.3　實(shí)現(xiàn)階段 / 42
3.2.4　驗(yàn)證階段 / 44
3.3　小結(jié) / 45
第4章　系統(tǒng)工程 / 46
4.1　概述 / 46
4.2　常見的設(shè)計(jì)挑戰(zhàn)和錯(cuò)誤 / 47
4.3　明確的FPGA設(shè)計(jì)過程規(guī)范 / 48
4.4　項(xiàng)目開發(fā)和管理 / 50
4.4.1　團(tuán)隊(duì)交流 / 51
4.4.2　設(shè)計(jì)評(píng)審 / 52
4.4.3　預(yù)算和日程安排 / 54
4.5　培訓(xùn) / 56
4.6　技術(shù)支持 / 58
4.7　設(shè)計(jì)配置控制 / 58
4.7.1　在上板調(diào)試過程中對(duì)FPGA設(shè)計(jì)進(jìn)行配置控制 / 61
4.7.2　設(shè)計(jì)歸檔 / 62
4.8　小結(jié) / 64
第5章　FPGA器件級(jí)的設(shè)計(jì)決策 / 65
5.1　概述 / 65
5.2　FPGA選型分類 / 65
5.2.1　FPGA廠商 / 66
5.2.2　系列選擇 / 67
5.2.3　器件型號(hào) / 68
5.2.4　封裝 / 70
5.3　設(shè)計(jì)決策 / 71
5.3.1　數(shù)據(jù)流向 / 71
5.3.2　確知的I/O引腳分配 / 72
5.4　設(shè)計(jì)選型清單 / 76
5.5　小結(jié) / 78
第6章　FPGA板級(jí)的設(shè)計(jì)決策 / 80
6.1　概述 / 80
6.2　封裝選型 / 81
6.3　BGA封裝 / 83
6.3.1　BGA信號(hào)的引出 / 83
6.3.2　安裝和返修 / 83
6.3.3　BGA I/O引腳的分配 / 86
6.3.4　信號(hào)的可訪問性 / 87
6.4　I/O引腳與信號(hào)的分配 / 87
6.5　原理圖符號(hào)設(shè)計(jì) / 88
6.6　熱設(shè)計(jì) / 88
6.7　電路板的布局布線 / 89
6.7.1器件的擺放位置和方向 / 90
6.7.2測(cè)試和配置插座 / 91
6.8　信號(hào)完整性設(shè)計(jì) / 91
6.9　供電設(shè)計(jì) / 92
6.10　小結(jié) / 94
第7章　設(shè)計(jì)實(shí)現(xiàn) / 96
7.1　概述 / 96
7.2　架構(gòu)設(shè)計(jì) / 97
7.2.1　同步設(shè)計(jì) / 97
7.2.2　扁平化設(shè)計(jì)與層次化設(shè)計(jì) / 98
7.2.3　實(shí)現(xiàn)層次化設(shè)計(jì) / 100
7.3　設(shè)計(jì)輸入 / 101
7.3.1　HDL語言的雙重性質(zhì) / 103
7.3.2　HDL編碼指南 / 103
7.3.3　工具 / 106
7.4　RTL設(shè)計(jì) / 106
7.5　綜合 / 109
7.5.1　邏輯綜合 / 109
7.5.2　物理綜合 / 111
7.5.3　實(shí)現(xiàn)可綜合的設(shè)計(jì) / 111
7.5.4　設(shè)計(jì)推譯與例化 / 112
7.6　布局布線 / 113
7.7　小結(jié) / 114
第8章　設(shè)計(jì)仿真 / 117
8.1　概述 / 117
8.2　仿真的不同階段 / 117
8.3　仿真文件的類型 / 119
8.4　仿真深度的把握 / 120
8.5　層次化設(shè)計(jì)與仿真 / 121
8.6　仿真的常見錯(cuò)誤以及提示 / 122
8.7　小結(jié) / 123
第9章　設(shè)計(jì)約束與優(yōu)化 / 125
9.1　概述 / 125
9.2　設(shè)計(jì)約束管理 / 125
9.2.1　避免設(shè)計(jì)“過約束” / 126
9.2.2　綜合約束 / 127
9.2.3　引腳約束 / 128
9.2.4　時(shí)序約束 / 131
9.2.5　面積約束和版圖規(guī)劃 / 133
9.2.6　約束實(shí)例 / 134
9.2.7　約束檢查清單 / 135
9.3　設(shè)計(jì)優(yōu)化 / 136
9.4　小結(jié) / 139
第10章　配置 / 140
10.1　概述 / 140
10.2　配置方式 / 140
10.3　下載線 / 141
10.4　JTAG標(biāo)準(zhǔn) / 142
10.5　設(shè)計(jì)的安全 / 144
10.6　小結(jié) / 145
第11章　板級(jí)測(cè)試 / 146
11.1　概述 / 146
11.1.1　FPGA設(shè)計(jì)驗(yàn)證方法 / 146
11.1.2　FPGA內(nèi)部關(guān)鍵信號(hào)的訪問 / 147
11.1.3　邊界掃描的支持 / 148
11.2　調(diào)試檢查清單 / 149
11.3　小結(jié) / 49
第12章　高級(jí)議題綜述 / 150
12.1　概述 / 150
12.2　功耗問題 / 151
12.3　量產(chǎn)問題 / 151
12.4　小結(jié) / 152
第13章　IP核 / 153
13.1　概述 / 153
13.2　IP類型 / 154
13.3　IP分類 / 156
13.4　IP分析比較 / 157
13.5　自行設(shè)計(jì)與購買的權(quán)衡 / 158
13.5.1　IP核的來源 / 159
13.5.2　IP核的評(píng)估 / 159
13.5.3　IP核供應(yīng)商的評(píng)估 / 160
13.5.4　IP核的授權(quán) / 162
13.6　IP核的集成 / 162
13.7　IP核的測(cè)試和調(diào)試 / 162
13.8　小結(jié) / 163
第14章　嵌入式處理器內(nèi)核 / 164
14.1　概述 / 164
14.2　基于FPGA 的嵌入式處理器類型 / 165
14.3　基于FPGA的嵌入式處理器的使用考慮 / 167
14.4　系統(tǒng)設(shè)計(jì)考慮 / 169
14.4.1　協(xié)同設(shè)計(jì) / 169
14.4.2　處理器架構(gòu) / 170
14.4.3　處理器實(shí)現(xiàn)選項(xiàng) / 173
14.4.4　處理器核和外設(shè)選擇 / 175
14.4.5　硬件實(shí)現(xiàn)因素 / 176
14.4.6　軟件實(shí)現(xiàn)因素 / 177
14.5　基于FPGA的嵌入式處理器概念舉例 / 179
14.6　FPGA嵌入式處理器設(shè)計(jì)清單 / 185
14.7　小結(jié) / 185
第15章　數(shù)字信號(hào)處理 / 187
15.1　概述 / 187
15.2　基本DSP系統(tǒng) / 188
15.3　基本DSP術(shù)語 / 189
15.4　DSP架構(gòu) / 190
15.5　DSP中的并行執(zhí)行 / 191
15.6　FPGA中的并行執(zhí)行 / 192
15.7　何時(shí)采用FPGA來實(shí)現(xiàn)DSP功能 / 194
15.8　在FPGA上實(shí)現(xiàn)DSP設(shè)計(jì)的考慮因素 / 194
15.8.1　時(shí)鐘方案和信號(hào)布線 / 195
15.8.2　流水線設(shè)計(jì) / 195
15.8.3　算法實(shí)現(xiàn)選擇 / 196
15.8.4　DSP IP / 196
15.9　FIR濾波器概念示例 / 197
15.10　小結(jié) / 198
第16章　高級(jí)互聯(lián) / 200
16.1　概述 / 200
16.2　互聯(lián)分類 / 200
16.3　高級(jí) I/O接口的挑戰(zhàn) / 203
16.4　高級(jí)并行I/O接口示例 / 203
16.5　高級(jí)串行I/O接口示例 / 206
16.6　小結(jié) / 207
第17章　系統(tǒng)整合 / 209
17.1　概述 / 209
17.2　需求定義階段 / 210
17.3　架構(gòu)設(shè)計(jì)階段 / 212
17.4　設(shè)計(jì)實(shí)現(xiàn)階段 / 215
17.5　設(shè)計(jì)驗(yàn)證階段 / 216
17.6　原型交付階段 / 218
17.7　小結(jié) / 218
附錄A　FPGA快速系統(tǒng)原型設(shè)計(jì)技術(shù)參考資料 / 219
附錄B　開發(fā)過程各階段設(shè)計(jì)檢查清單 / 233
附錄C　縮寫和縮略詞 / 244
譯后記 / 254