EDA技術(shù)實用教程：VHDL版（第5版）

第1章  EDA技術(shù)概述
1．1  EDA技術(shù)及其發(fā)展
1．2  EDA技術(shù)實現(xiàn)目標(biāo)
1．3  硬件描述語言
1．4  HDL綜合
1．5  自頂向下的設(shè)計技術(shù)
1．6  EDA技術(shù)的優(yōu)勢
1．7  EDA設(shè)計流程
1．7．1  設(shè)計輸入（原理圖／HDI_．文本編輯）
1．7．2  綜合
1．7．3  適配
1．7．4  時序仿真與功能仿真
1．7．5  編程下載
1．7．6  硬件測試
1．8  ASIC及其設(shè)計流程
1．8．1  ASIC設(shè)計簡介
1．8．2  ASIC設(shè)計一般流程簡述
1．9  常用EDA工具
1．9．1  設(shè)計輸入編輯器
1．9．2  ItDL綜合器
1．9．3  仿真器
1．9．4  適配器
1．9．5  下載器
1．10  Quartus II概述
1．11  IP核
1．12  EDA技術(shù)發(fā)展趨勢管窺
習(xí)題
第2章  FPGA與CPLD的結(jié)構(gòu)原理
2．1  PLD概述
2．1．1  PLD的發(fā)展歷程
2．1．2  PLD分類
2．2  簡單PLD結(jié)構(gòu)原理
2．2．1  邏輯元件符號表示
2．2．2  PROM結(jié)構(gòu)原理
2．2．3  PLA結(jié)構(gòu)原理
2．2．4  PAL．結(jié)構(gòu)原理
2．2．5  GAL結(jié)構(gòu)原理
2．3  CPLD的結(jié)構(gòu)原理
2．4  FPGA的結(jié)構(gòu)原理
2．4．1  查找表邏輯結(jié)構(gòu)
2．4．2  Cyclone III系列器件的結(jié)構(gòu)原理
2．5  硬件測試
2．5．1  內(nèi)部邏輯測試
2．5．2  JTAG邊界掃描
2．6  PLD產(chǎn)品概述
2．6．1  Altera公司的PLD器件
2．6．2  Lauicc公司的PLD器件
2．6．3  X小m公司的PLD器件
2．6．4  Acrel公司的PLD器件
2．6．5  Altera的FPGA配置方式
2．7  CPLD／PPGA的編程與配置
2．7．1  CPLD在系統(tǒng)編程
2．7．2  FPGA配置方式
2．7．3  FPGA專用配置器件
2．7．4  使用單片機配置FPGA
2．7．5  使用CPLD配置FPGA
習(xí)題
第3章  組合電路的VHDL設(shè)計
3．1  多路選擇器及其VHDL描述
3．2  半加器及其VHDL描述
3．3  4選1多路選擇器及其VHDL描述
3．3．1  4選1多路選擇器及CASE語句表述方式
3．3．2  CASE語句
3．3．3  IEEE庫預(yù)定義標(biāo)準(zhǔn)邏輯位與矢量
3．3．4  其他預(yù)定義標(biāo)準(zhǔn)數(shù)據(jù)類型
3．3．5  信號定義和數(shù)據(jù)對象
3．3．6  并置操作符&
3．3．7  4選1多路選擇器的VHDL不同描述方式
……
第4章  時序仿真與硬件實現(xiàn)
第5章  時序電路的VHDL設(shè)計
第6單  Quartus II應(yīng)用深入
第7章  宏功能模塊應(yīng)用
第8章  VHDL設(shè)計深入
第9章  VHDL設(shè)計優(yōu)化
第10章  VHDL有限狀態(tài)機設(shè)計
第11章  16位實用CPU創(chuàng)新設(shè)計
第12章  MCU與FPGA片上系統(tǒng)開發(fā)
第13章  VHDL語法補充說明
第14章  VHDL Test Bench仿真
附錄  EDA開發(fā)系統(tǒng)及相關(guān)軟硬件
參考文獻