Verilog HDL設(shè)計(jì)與實(shí)戰(zhàn)

第一部分 ModeISim與Quartus Ⅱ的基本操作
第1章 ModeISim仿真工具與Quartus Ⅱ開發(fā)工具的基本操作
1.1 ModelSim仿真操作
1.1.1 新建ModelSim工程及源代碼
1.1.2 ModelSim工程及代碼編譯
1.1.3 ModeISim工程的仿真運(yùn)行
1.2 Quartus Ⅱ開發(fā)工具的基本操作
1.2.1 Quartus Ⅱ工程的新建
1.2.2 Quartus Ⅱ源代碼設(shè)計(jì)
1.2.3 Quartus Ⅱ工程的編譯與綜合
1.2.4 Quartus Ⅱ工程的功能仿真
1.2.5 Quartus Ⅱ工程的時(shí)序仿真
1.2.6 Quartus Ⅱ工程的FPGA引腳分配
1.2.7 Quartus Ⅱ工程的三種下載配置方式
1.3 Quartus Ⅱ與ModelSim聯(lián)合開發(fā)的基本操作
1.3.1 Quartus Ⅱ代碼設(shè)計(jì)與工程編譯
1.3.2 Quartus Ⅱ調(diào)用ModelSim仿真
1.4 Quartus Ⅱ自帶邏輯分析儀的基本操作
1.4.1 新建SignalTap Ⅱ Logic Analyzer邏輯分析儀文件
1.4.2 SignaITap工具的基本操作
1.5 本章知識(shí)點(diǎn)總結(jié)
第二部分 Verilog HDL的語法介紹
第2章 Ver.log HDL的簡(jiǎn)要介紹
2.1 什么是Verilog HDL
2.2 Verilog HDL的發(fā)展歷史
2.3 Verilog HDL的主要功能
2.4 Verilog HDL與VHDL的異同比較
2.4.1 Verilog HDL與VHDL的相同點(diǎn)
2.4.2 Verilog HDL與VHDL的不同點(diǎn)
2.4.3 如何對(duì)待Verilog HDL與VHDL
2.5 Verilog HDL代碼的詞法標(biāo)記
2.5.1 Verilog HDL的標(biāo)識(shí)符
2.5.2 Verilog HDL的空白符
2.5.3 Verilog HDL的注釋
2.5.4 Verilog HDL的值集
2.5.5 Verilog HDL的數(shù)
2.5.6 Verilog HDL的字符串
2.5.7 Verilog HDL的文本宏
2.5.8 Verilog HDL的系統(tǒng)函數(shù)
2.5.9 Verilog HDL的關(guān)鍵字
2.6 Verilog HDL代碼的基本結(jié)構(gòu)
2.7 本章知識(shí)點(diǎn)總結(jié)
第3章 Verilog HDL的數(shù)據(jù)對(duì)象
3.1 線網(wǎng)型數(shù)據(jù)對(duì)象
3.1.1 線網(wǎng)型數(shù)據(jù)對(duì)象的種類
3.1.2 線網(wǎng)型數(shù)據(jù)對(duì)象的定義
3.1.3 線網(wǎng)型數(shù)據(jù)對(duì)象的多驅(qū)動(dòng)源操作
3.1.4 線網(wǎng)型數(shù)據(jù)對(duì)象的使用
3.1.5 線網(wǎng)型數(shù)據(jù)對(duì)象的向量與標(biāo)量
3.2 寄存器型數(shù)據(jù)對(duì)象
3.2.1 寄存器型數(shù)據(jù)對(duì)象的定義
3.2.2 寄存器型數(shù)據(jù)對(duì)象的使用
3.2.3 寄存器型數(shù)據(jù)對(duì)象的向量與標(biāo)量
3.3 存儲(chǔ)器型數(shù)據(jù)對(duì)象
3.3.1 存儲(chǔ)器型數(shù)據(jù)對(duì)象的定義
3.3.2 存儲(chǔ)器型數(shù)據(jù)對(duì)象的使用
3.4 整型數(shù)據(jù)對(duì)象
3.5 時(shí)間型數(shù)據(jù)對(duì)象
3.6 實(shí)型數(shù)據(jù)對(duì)象
3.7 參數(shù)型數(shù)據(jù)對(duì)象
3.8 字符串型數(shù)據(jù)對(duì)象
3.9 本章知識(shí)點(diǎn)總結(jié)
4.1 Verilog HDL操作數(shù)
4.2 Verilog HDL操作符的意義與使用
4.2.1 賦值操作符
4.2.2 算術(shù)操作符
4.2.3 邏輯操作符
……
第三部分 FPGA實(shí)例設(shè)計(jì)
第四部分 基于Qsys的Nios Ⅱ?qū)嵗O(shè)計(jì)
參考文獻(xiàn)