數(shù)字邏輯與VHDL程序設(shè)計(jì)

第1章 數(shù)字邏輯基礎(chǔ)
  1.1 數(shù)字電路與數(shù)字信號
    1.1.1 數(shù)字技術(shù)的發(fā)展和應(yīng)用
    1.1.2 模擬信號和數(shù)字信號
    1.1.3 數(shù)字信號的描述方法
  1.2 數(shù)制與碼制
    1.2.1 進(jìn)位計(jì)數(shù)制
    1.2.2 進(jìn)位計(jì)數(shù)制的相互轉(zhuǎn)換
    1.2.3 二進(jìn)制編碼
    1.2.4 字符編碼
  1.3 邏輯函數(shù)
    1.3.1 邏輯函數(shù)的基本概念
    1.3.2 基本邏輯運(yùn)算
    1.3.3 幾種常用的邏輯運(yùn)算
    1.3.4 邏輯函數(shù)的表示方法
  1.4 邏輯代數(shù)
    1.4.1 邏輯代數(shù)的基本定律
    1.4.2 邏輯代數(shù)運(yùn)算的基本規(guī)則
    1.4.3 用邏輯代數(shù)化簡邏輯函數(shù)
  1.5 卡諾圖
    1.5.1 邏輯函數(shù)的最小項(xiàng)
    1.5.2 卡諾圖的結(jié)構(gòu)
    1.5.3 用卡諾圖化簡邏輯函數(shù)
    1.5.4 具有約束的邏輯函數(shù)的化簡
  1.6 邏輯系列及其特性
    1.6.1 TTL系列簡介
    1.6.2 TTL系列參數(shù)和特性
    1.6.3 CMOS系列簡介
    1.6.4 射極耦合邏輯系列簡介
  習(xí)題
第2章 可編程邏輯器件及MAX+plusⅡ的使用
  2.1 簡單可編程邏輯器件
    2.1.1 PLD
    2.1.2 PLA
    2.1.3 PAL
    2.1.4 GAL
  2.2 復(fù)雜可編程邏輯器件（CPLD）
    2.2.1 CPLD概述
    2.2.2 CPLD的基本結(jié)構(gòu)
    2.2.3 CPLD的編程
  2.3 現(xiàn)場可編程門陣列（FPGA）
    2.3.1 FPGA概述
    2.3.2 FPGA的基本結(jié)構(gòu)
    2.3.3 FPGA的編程
    2.3.4 CPLD/FPGA主流產(chǎn)品
  2.4 MAX+plusⅡ的使用
    2.4.1 MAX+plusⅡ概述
    2.4.2 設(shè)計(jì)輸入
    2.4.3 LPM和IP核
    2.4.4 項(xiàng)目編譯
    2.4.5 項(xiàng)目校驗(yàn)
    2.4.6 器件編程與配置
  習(xí)題
第3章 組合邏輯電路
  3.1 組合邏輯電路的分析和設(shè)計(jì)
    3.1.1 組合邏輯電路的分析
    3.1.2 組合邏輯電路的設(shè)計(jì)
    3.1.3 組合邏輯電路中的競爭冒險(xiǎn)
  3.2 編碼器和譯碼器
    3.2.1 編碼器的基本原理
    3.2.2 譯碼器的基本原理
  3.3 數(shù)據(jù)選擇器和比較器
    3.3.1 數(shù)據(jù)選擇器的基本原理
    3.3.2 比較器的基本原理
  3.4 算術(shù)運(yùn)算電路
    3.4.1 一位半加器和全加器的基本原理
    3.4.2 多位加法器的基本原理
    3.4.3 減法器的基本原理
  習(xí)題
第4章 鎖存器和觸發(fā)器
  4.1 概述
  4.2 鎖存器
    4.2.1 SR鎖存器的基本原理
    4.2.2 D鎖存器的基本原理
  4.3 觸發(fā)器
    4.3.1 RS型觸發(fā)器的基本原理
    4.3.2 JK觸發(fā)器的基本原理
    4.3.4 D觸發(fā)器的基本原理
  習(xí)題
第5章 時(shí)序邏輯電路
  5.1 時(shí)序邏輯電路的基本概念
  5.2 時(shí)序邏輯電路的分析和設(shè)計(jì)
    5.2.1 時(shí)序邏輯電路的分析
    5.2.2 時(shí)序邏輯電路的設(shè)計(jì)
  5.3 寄存器
    5.3.1 寄存器的基本原理
    5.3.2 移位寄存器的基本原理
  5.4 計(jì)數(shù)器
  習(xí)題
第6章 存儲器
  6.1 隨機(jī)存儲器（RAM）
    6.1.1 隨機(jī)存儲器概述
    6.1.2 隨機(jī)存儲器的結(jié)構(gòu)與基本原理
  6.2 只讀存儲器（ROM）
    6.2.1 只讀存儲器（ROM）概述
    6.2.2 只讀存儲器的結(jié)構(gòu)與基本原理
  6.3 存儲器容量的擴(kuò)充
    6.3.1 字長位數(shù)擴(kuò)展
    6.3.2 字存儲容量擴(kuò)展
  習(xí)題
第7章 VHDL語言基礎(chǔ)
  7.1 VHDL簡介
    7.1.1 VHDL的特點(diǎn)
    7.1.2 VHDL語言的發(fā)展趨勢
    7.1.3 Verilog HDL
  7.2 VHDL語言的程序結(jié)構(gòu)
    7.2.1 庫
    7.2.2 實(shí)體
    7.2.3 結(jié)構(gòu)體
    7.2.4 程序包
    7.2.5 配置
  7.3 VHDL語言的詞法
    7.3.1 標(biāo)識符
    7.3.2 詞法單元
    7.3.3 數(shù)據(jù)對象
    7.3.4 數(shù)據(jù)類型
    7.3.5 運(yùn)算符
  7.4 VHDL語言的語法
    7.4.1 順序語句
    7.4.2 并行語句
  思考題與習(xí)題
第8章 基于VHDL的基本數(shù)字電路設(shè)計(jì)
  8.1 組合邏輯電路的設(shè)計(jì)
    8.1.1 門電路設(shè)計(jì)
    8.1.2 三態(tài)門及總線緩沖器電路設(shè)計(jì)
    8.1.3 編碼器設(shè)計(jì)
    8.1.4 譯碼器設(shè)計(jì)
    8.1.5 多路選擇器設(shè)計(jì)
    8.1.6 比較器設(shè)計(jì)
    8.1.7 運(yùn)算電路設(shè)計(jì)
  8.2 時(shí)序邏輯電路設(shè)計(jì)
    8.2.1 時(shí)鐘描述
    8.2.2 復(fù)位描述
    8.2.3 觸發(fā)器設(shè)計(jì)
    8.2.4 鎖存器
    8.2.5 寄存器設(shè)計(jì)
    8.2.6 移位寄存器
    8.2.7 計(jì)數(shù)器
    8.2.8 分頻器
  8.3 狀態(tài)機(jī)
    8.3.1 狀態(tài)機(jī)概述
    8.3.2 狀態(tài)機(jī)的建模
    8.3.3 狀態(tài)機(jī)的設(shè)計(jì)步驟
    8.3.4 狀態(tài)機(jī)的設(shè)計(jì)實(shí)例
    8.3.5 Moore型狀態(tài)機(jī)的復(fù)位
    8.3.6 Moore型狀態(tài)機(jī)的信號輸出方式
  思考題與習(xí)題
第9章 典型數(shù)字系統(tǒng)設(shè)計(jì)
  9.1 數(shù)字系統(tǒng)概述
    9.1.1 數(shù)字系統(tǒng)的組成
    9.1.2 數(shù)字系統(tǒng)的設(shè)計(jì)方法
    9.1.3 設(shè)計(jì)的基本準(zhǔn)則
  9.2 微波爐控制芯片的設(shè)計(jì)
    9.2.1 芯片概述
    9.2.2 芯片功能設(shè)計(jì)
    9.2.3 VHDL程序?qū)崿F(xiàn)
  9.3 交通燈控制器的設(shè)計(jì)
    9.3.1 設(shè)計(jì)要求
    9.3.2 交通燈系統(tǒng)組成
    9.3.3 交通燈模塊電路的VHDL語言實(shí)現(xiàn)
思考題與習(xí)題
附錄A VHDL保留字
附錄B 常用VHDL開發(fā)軟件
附錄C QuartusII軟件的使用
  C.1 啟動Quartus II
  C.2 VHDL語言輸入與編譯
  C.3 文件下載
  C.4 使用Flash Loader（JTAG模式）下載EPCS器件
參考文獻(xiàn)