EDA技術(shù)及其創(chuàng)新實(shí)踐（Verilog HDL版）

第1章 EDA技術(shù)概述
1.1 EDA技術(shù)
1.2 EDA技術(shù)應(yīng)用對(duì)象
1.3 硬件描述語言Verilog HDL
1.4 EDA技術(shù)的優(yōu)勢(shì)
1.5 面向FPGA的EDA開發(fā)流程
1.6 可編程邏輯器件
1.6.1 PLD的分類
1.6.2 PROM可編程原理
1.6.3 GAL
1.7 CPLD的結(jié)構(gòu)與可編程原理
1.8 FPGA的結(jié)構(gòu)與工作原理
1.8.1 查找表邏輯結(jié)構(gòu)
1.8.2 Cyclone Ⅲ 系列器件的結(jié)構(gòu)原理
1.9 硬件測(cè)試技術(shù)
1.10 FPGA/CPLD產(chǎn)品概述
1.10.1 Lattice公司的PLD器件
1.10.2 Xilinx公司的PLD器件
1.10.3 Altera公司的PLD器件
1.11 編程與配置
1.12 Quartus Ⅱ
1.13 EDA的發(fā)展趨勢(shì)
思考題
第2章 組合電路Verilog設(shè)計(jì)
2.1 半加器電路的Verilog描述
2.1.1 半加器的數(shù)據(jù)流建模描述方式
2.1.2 半加器的門級(jí)原語和UDP結(jié)構(gòu)建模描述方式
2.2 多路選擇器不同形式的Verilog描述
2.2.1 4選1多路選擇器及其順序語句表述方式
2.2.2 4選1多路選擇器及其并行語句表述方式
2.2.3 4選1多路選擇器及其條件操作語句表述方式
2.2.4 4選1多路選擇器及其條件語句表述方式
2.2.5 4選1多路選擇器及其利用UDP元件的結(jié)構(gòu)表述方式
2.3 Verilog加法器設(shè)計(jì)
2.3.1 全加器設(shè)計(jì)及例化語句應(yīng)用
2.3.2 8位加法器設(shè)計(jì)及算術(shù)操作符應(yīng)用
2.3.3 BCD碼加法器設(shè)計(jì)
2.4 組合邏輯乘法器設(shè)計(jì)
2.4.1 參數(shù)定義關(guān)鍵詞parameter和localparam
2.4.2 整數(shù)型寄存器類型定義
2.4.3 for語句用法
2.4.4 移位操作符應(yīng)用法
2.4.5 兩則乘法器設(shè)計(jì)示例
2.4.6 repeat語句用法
2.4.7 while語句用法
2.4.8 Verilog循環(huán)語句的特點(diǎn)
2.4.9 parameter的參數(shù)傳遞功能
習(xí)題
第3章 Quartus Ⅱ應(yīng)用向?qū)?br />3.1 Quartus Ⅱ應(yīng)用一般流程
3.1.1 輸入設(shè)計(jì)程序
3.1.2 創(chuàng)建本項(xiàng)目設(shè)計(jì)工程
3.1.3 設(shè)置約束項(xiàng)目
3.1.4 全程編譯與邏輯綜合
3.1.5 測(cè)試設(shè)計(jì)項(xiàng)目
3.1.6 RTL圖觀察器應(yīng)用
3.2 硬件功能驗(yàn)證及FPGA開發(fā)
3.2.1 引腳鎖定
3.2.2 編譯文件下載
3.2.3 JTAG間接編程模式
3.2.4 USB-Blaster編程配置器件使用方法
3.3 電路原理圖設(shè)計(jì)流程
3.4 利用屬性表述實(shí)現(xiàn)引腳鎖定
3.5 keep屬性應(yīng)用
3.6 SignalProbe使用方法
3.7 宏模塊邏輯功能查詢
習(xí)題
EDA實(shí)驗(yàn)
3-1 多路選擇器設(shè)計(jì)實(shí)驗(yàn)
3-2 8位加法器設(shè)計(jì)實(shí)驗(yàn)
3-3 十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(jì)
第4章 時(shí)序電路Verilog設(shè)計(jì)
4.1 基本時(shí)序元件的Verilog表述
4.1.1 基本D觸發(fā)器單元及其Verilog表述
4.1.2 用UDP表述D觸發(fā)器
4.1.3 含異步復(fù)位和時(shí)鐘使能的D觸發(fā)器及其Verilog表述
4.1.4 含同步復(fù)位控制邏輯的D觸發(fā)器及其Verilog表述
4.1.5 基本鎖存器及其Verilog表述
4.1.6 含清0控制的鎖存器及其Verilog表述
4.1.7 異步時(shí)序電路的Verilog表述特點(diǎn)
4.1.8 時(shí)鐘過程表述的特點(diǎn)和規(guī)律
4.2 二進(jìn)制計(jì)數(shù)器及其Verilog表述
4.2.1 簡(jiǎn)單加法計(jì)數(shù)器及其Verilog表述
4.2.2 實(shí)用加法計(jì)數(shù)器設(shè)計(jì)
4.3 移位寄存器的Verilog表述與設(shè)計(jì)
4.3.1 含同步預(yù)置功能的移位寄存器設(shè)計(jì)
4.3.2 模式可控的移位寄存器設(shè)計(jì)
4.3.3 使用移位操作符設(shè)計(jì)移位寄存器
4.4 時(shí)序電路硬件設(shè)計(jì)與仿真示例
4.5 SignalTap Ⅱ的使用方法
習(xí)題
EDA實(shí)驗(yàn)
4-1 數(shù)字計(jì)數(shù)器設(shè)計(jì)實(shí)驗(yàn)
4-2 十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(jì)
4-3 數(shù)碼掃描顯示電路設(shè)計(jì)
4-4 ?？煽赜?jì)數(shù)器設(shè)計(jì)
4-5 移位寄存器設(shè)計(jì)
4-6 串行靜態(tài)顯示控制電路設(shè)計(jì)
4-7 應(yīng)用宏模塊設(shè)計(jì)頻率計(jì)
第5章 邏輯宏功能模塊的應(yīng)用
5.1 計(jì)數(shù)器宏模塊調(diào)用
5.1.1 計(jì)數(shù)器模塊文本的調(diào)用
5.1.2 計(jì)數(shù)器模塊程序與參數(shù)傳遞語句
5.1.3 對(duì)計(jì)數(shù)器進(jìn)行仿真測(cè)試
5.2 利用屬性設(shè)置控制乘法器的構(gòu)建
5.3 RAM宏模塊的使用方法
5.3.1 存儲(chǔ)器初始化文件
5.3.2 RAM宏模塊的設(shè)置和調(diào)用
5.3.3 仿真測(cè)試RAM宏模塊
5.3.4 存儲(chǔ)器的Verilog代碼描述及初始化文件調(diào)用
5.3.5 存儲(chǔ)器設(shè)計(jì)的結(jié)構(gòu)控制
5.4 LPM存儲(chǔ)器在系統(tǒng)讀寫方法
5.5 嵌入式鎖相環(huán)使用方法
5.6 信號(hào)在系統(tǒng)測(cè)試與控制編輯器用法
習(xí)題
EDA實(shí)驗(yàn)與創(chuàng)新實(shí)踐
5-1 查表式硬件運(yùn)算器設(shè)計(jì)
5-2 正弦信號(hào)發(fā)生器設(shè)計(jì)
5-3 DDS正弦信號(hào)發(fā)生器設(shè)計(jì)
5-4 移相信號(hào)發(fā)生器設(shè)計(jì)
第6章 EDA技術(shù)深入
6.1 過程中的兩類賦值語句
6.1.1 未指定延時(shí)的阻塞式賦值語句
6.1.2 指定了延時(shí)的阻塞式賦值
6.1.3 未指定延時(shí)的非阻塞式賦值
6.1.4 指定了延時(shí)的非阻塞式賦值
6.1.5 阻塞與非阻塞式賦值特點(diǎn)的深入討論
6.1.6 不同賦值方式的信號(hào)賦初值導(dǎo)致不同綜合結(jié)果
6.2 過程語句使用深入探討
6.2.1 過程語句應(yīng)用總結(jié)
6.2.2 深入認(rèn)識(shí)不完整條件語句與時(shí)序電路的關(guān)系
6.3 更完整地認(rèn)識(shí)if語句
6.3.1 if語句的一般表述形式
6.3.2 關(guān)注if語句中的條件指示
6.4 三態(tài)與雙向端口設(shè)計(jì)
6.4.1 三態(tài)控制電路設(shè)計(jì)
6.4.2 雙向端口設(shè)計(jì)
6.4.3 三態(tài)總線控制電路設(shè)計(jì)
6.5 系統(tǒng)設(shè)計(jì)優(yōu)化
6.5.1 資源優(yōu)化
6.5.2 速度優(yōu)化
習(xí)題
EDA實(shí)驗(yàn)與創(chuàng)新實(shí)踐
6-1 硬件消抖動(dòng)電路設(shè)計(jì)
6-2 4×4陣列鍵盤鍵信號(hào)檢測(cè)電路設(shè)計(jì)
6-3 直流電機(jī)綜合測(cè)控系統(tǒng)設(shè)計(jì)
6-4 VGA彩條信號(hào)顯示控制電路設(shè)計(jì)
第7章 有限狀態(tài)機(jī)設(shè)計(jì)技術(shù)
7.1 狀態(tài)機(jī)的一般形式
7.1.1 狀態(tài)機(jī)的基本結(jié)構(gòu)
7.1.2 初始控制與表述
7.2 Moore型有限狀態(tài)機(jī)
7.2.1 實(shí)用狀態(tài)機(jī)設(shè)計(jì)示例
7.2.2 序列檢測(cè)狀態(tài)機(jī)設(shè)計(jì)
7.3 Mealy型狀態(tài)機(jī)設(shè)計(jì)
7.4 不同編碼類型狀態(tài)機(jī)
7.4.1 直接輸出型編碼
7.4.2 宏定義語句在狀態(tài)編碼定義中的用法
7.4.3 宏定義命令語句
7.4.4 順序編碼型狀態(tài)機(jī)編碼
7.4.5 一位熱碼編碼
7.4.6 狀態(tài)編碼設(shè)置
7.5 安全狀態(tài)機(jī)設(shè)計(jì)
習(xí)題
EDA實(shí)驗(yàn)與創(chuàng)新實(shí)踐
7-1 序列檢測(cè)器設(shè)計(jì)
7-2 ADC采樣控制電路設(shè)計(jì)
7-3 數(shù)據(jù)采集邏輯控制模塊設(shè)計(jì)
7-4 五功能智能邏輯筆設(shè)計(jì)
7-5 VGA簡(jiǎn)單圖像顯示控制模塊設(shè)計(jì)
第8章 16位實(shí)用CPU創(chuàng)新設(shè)計(jì)
8.1 KX9016的結(jié)構(gòu)與特色
8.2 KX9016基本硬件系統(tǒng)設(shè)計(jì)
8.2.1 單步節(jié)拍發(fā)生模塊
8.2.2 算術(shù)邏輯單元
8.2.3 比較器COMP
8.2.4 基本寄存器與寄存器陣列組
8.2.5 移位器
8.2.6 程序與數(shù)據(jù)存儲(chǔ)器
8.3 KX9016v1指令系統(tǒng)設(shè)計(jì)
8.3.1 指令格式
8.3.2 指令操作碼
8.3.3 軟件設(shè)計(jì)實(shí)例
8.3.4 KX9016 v1控制器設(shè)計(jì)
8.3.5 指令設(shè)計(jì)實(shí)例詳解
8.4 KX9016的時(shí)序仿真與硬件測(cè)試
8.4.1 時(shí)序仿真與指令執(zhí)行波形分析
8.4.2 CPU工作情況的硬件測(cè)試
8.5 KX9016應(yīng)用程序設(shè)計(jì)實(shí)例和系統(tǒng)優(yōu)化
8.5.1 乘法算法及其硬件實(shí)現(xiàn)
8.5.2 除法算法及其硬件實(shí)現(xiàn)
8.5.3 KX9016v1的硬件系統(tǒng)優(yōu)化
習(xí)題
EDA