Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)入門與應(yīng)用實(shí)例

第1章 第四十節(jié) 緒論
　1.1 第四十節(jié) EDA技術(shù)
　1.2 第四十節(jié) 數(shù)字系統(tǒng)的設(shè)計(jì)
　1.3 第四十節(jié) 思考與練習(xí)
　
第2章 第四十節(jié) 可編程邏輯器件
　2.1 第四十節(jié) 可編程邏輯器件概述
　2.2 第四十節(jié) CPLD的結(jié)構(gòu)和工作原理
　2.3 第四十節(jié) FPGA的結(jié)構(gòu)和工作原理
　2.4 第四十節(jié) 主流FPGA/CPLD產(chǎn)品
　2.5 第四十節(jié) FPGA/PLD的設(shè)計(jì)流程
　2.6 第四十節(jié) FPGA與CPLD的對比
　2.7 第四十節(jié) 思考與練習(xí)
　
第3章 第四十節(jié) QuartusI
　3.2 第四十節(jié) QuartusII9.1 管理器
　3.3 第四十節(jié) 設(shè)計(jì)輸入
　3.4 第四十節(jié) 設(shè)計(jì)處理
　3.5 第四十節(jié) 層次設(shè)計(jì)
　3.6 第四十節(jié) 基于宏功能模塊的設(shè)計(jì)
　3.7 第四十節(jié) 思考與練習(xí)
　
第4章 第四十節(jié) ModelSim6.5 仿真軟件
　4.1 第四十節(jié) 概述
　4.2 第四十節(jié) ModelSim6.5 使用舉例
　4.3 第四十節(jié) 思考與練習(xí)
　
第5章 第四十節(jié) Verilog硬件描述語言
　5.1 第四十節(jié) VerilogHDL概述
　5.2 第四十節(jié) VerilogHDL的模塊結(jié)構(gòu)
　5.3 第四十節(jié) VerilogHDL的基本語法
　5.4 第四十節(jié) VerilogHDL的基本語句
　5.5 第四十節(jié) VerilogHDL的描述風(fēng)格
　5.6 第四十節(jié) 數(shù)字電路的仿真
　5.7 第四十節(jié) 綜合實(shí)例
　5.8 第四十節(jié) 思考與練習(xí)
　
第6章 第四十節(jié) 組合邏輯電路設(shè)計(jì)
　6.1 第四十節(jié) 編碼器和譯碼器
　6.2 第四十節(jié) 數(shù)據(jù)選擇器
　6.3 第四十節(jié) 加法器
　6.4 第四十節(jié) 乘法器
　6.5 第四十節(jié) 其他組合邏輯電路
　6.6 第四十節(jié) 綜合實(shí)例
　6.7 第四十節(jié) 思考與練習(xí)
　
第7章 第四十節(jié) 時(shí)序邏輯電路設(shè)計(jì)
　7.1 第四十節(jié) 觸發(fā)器
　7.2 第四十節(jié) 鎖存器和寄存器
　7.3 第四十節(jié) 移位寄存器
　7.4 第四十節(jié) 分頻器
　7.5 第四十節(jié) 計(jì)數(shù)器
　7.6 第四十節(jié) 其他時(shí)序邏輯電路
　7.7 第四十節(jié) 綜合實(shí)例
　7.8 第四十節(jié) 思考與練習(xí)
　
第8章 第四十節(jié) 有限狀態(tài)機(jī)的設(shè)計(jì)
　8.1 第四十節(jié) 有限狀態(tài)機(jī)概述
　8.2 第四十節(jié) 有限狀態(tài)機(jī)的設(shè)計(jì)要點(diǎn)
　8.3 第四十節(jié) 有限狀態(tài)機(jī)設(shè)計(jì)實(shí)例
　8.4 第四十節(jié) 思考與練習(xí)
　
第9章 第四十節(jié) 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
　9.1 第四十節(jié) 數(shù)字跑表的設(shè)計(jì)
　9.2 第四十節(jié) 交通燈控制器的設(shè)計(jì)
　9.3 第四十節(jié) 自動(dòng)售貨機(jī)的設(shè)計(jì)
　9.4 第四十節(jié) ADC0809采樣控制模塊的設(shè)計(jì)
　9.5 第四十節(jié) 可控脈沖發(fā)生器的設(shè)計(jì)
　9.6 第四十節(jié) 思考與練習(xí)
　
第10章 第四十節(jié) 基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
　10.1 第四十節(jié) 基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)
　10.2 第四十節(jié) 基于FPGA的信號(hào)發(fā)生器的設(shè)計(jì)
　10.3 第四十節(jié) 基于FPGA的密碼鎖的設(shè)計(jì)
　10.4 第四十節(jié) 思考與練習(xí)
附錄A第四十節(jié) VerilogHDL關(guān)鍵字（IEEEStd1364-1995）
附錄B第四十節(jié) VerilogHDL關(guān)鍵字（IEEEStd1364-2001）
附錄C第四十節(jié) Verilog-2001語法結(jié)構(gòu)
附錄D第四十節(jié) Verilog-2002語法結(jié)構(gòu)
參考文獻(xiàn)