Verilog HDL語言及數(shù)字系統(tǒng)設(shè)計(jì)

第1章 可編程邏輯器件和eda技術(shù)
　1.1 eda技術(shù)的主要特征
　1.2 eda技術(shù)的設(shè)計(jì)方法
　1.3 可編程邏輯器件簡介
　1.4 可編程邏輯器件的設(shè)計(jì)
　1.5 可編程邏輯器件的選型
　1.6 1p核簡介
　1.7 eda技術(shù)的發(fā)展趨勢
第2章 verilog hdl
　2.1 verilog hdl基本概念
　2.2 verilog hdl的基本要素
　2.3 行為描述
　2.4 數(shù)據(jù)流描述
　2.5 結(jié)構(gòu)描述
第3章 典型vedlog hdl的設(shè)計(jì)實(shí)例
　3.1 組合邏輯電路的設(shè)計(jì)
　3.2 時(shí)序邏輯電路的設(shè)計(jì)
　3.3 有限狀態(tài)機(jī)的設(shè)計(jì)
　3.4 存儲(chǔ)畏的設(shè)計(jì)
第4章 典型數(shù)字系統(tǒng)的分析與設(shè)計(jì)
　4.1 數(shù)字系統(tǒng)概述
　4.2 數(shù)碼管動(dòng)態(tài)顯示掃描電路原理及設(shè)計(jì)
　4.3 乘法器的原理及設(shè)計(jì)
　4.4 除法器的原理及設(shè)計(jì)方法
　4.5 簡易cpu的工作原理及設(shè)計(jì)方法
　4.6 交通信號(hào)燈控制器的原理及設(shè)計(jì)
　4.7 數(shù)字頻率計(jì)的原理及設(shè)計(jì)
　4.8 數(shù)字信號(hào)發(fā)生器的原理及設(shè)計(jì)
第5章 risc處理器的設(shè)計(jì)
　5.1 支持risc處理器的器件
　5.2 risc處理器的原理
　5.3 risc處理器指令系統(tǒng)
　5.4 risc處理器的設(shè)計(jì)
第6章quartus ii 10.1開發(fā)系統(tǒng)
　6.1 quartus ii 10.1開發(fā)系統(tǒng)簡介
　6.2 設(shè)計(jì)輸入
　6.3 綜合與編程
　6.4 設(shè)計(jì)仿真
　6.5 siglaltap ii邏輯分析器
　6.6 設(shè)計(jì)實(shí)例
　參考文獻(xiàn)