CPLD/FPGA技術(shù)應(yīng)用

學(xué)習(xí)項(xiàng)目1  譯碼器設(shè)計(jì)應(yīng)用
  教學(xué)導(dǎo)航1
  1.1  EDA技術(shù)的特點(diǎn)與發(fā)展趨勢
    1.1.1  EDA技術(shù)的發(fā)展歷史
    1.1.2  EDA技術(shù)的特點(diǎn)
    1.1.3  EDA技術(shù)的發(fā)展趨勢
  1.2  譯碼器邏輯功能分析
    1.2.1  譯碼器的邏輯功能
    1.2.2  譯碼器的擴(kuò)展及應(yīng)用
  1.3  譯碼器原理圖輸入設(shè)計(jì)
    1.3.1  EDA開發(fā)軟件——QuartusⅡ
    1.3.2  編輯文件
    1.3.3  創(chuàng)建工程
    1.3.4  編譯
    1.3.5  仿真
    1.3.6  引腳設(shè)置與下載
  操作測試1  原理圖方式輸入電路的功能分析
  習(xí)題1
學(xué)習(xí)項(xiàng)目2  頻率計(jì)設(shè)計(jì)應(yīng)用
  教學(xué)導(dǎo)航2
  2.1  可編程邏輯器件基礎(chǔ)
    2.1.1  可編程邏輯器件的特點(diǎn)及分類
    2.1.2  PLD中陣列的表示方法
    2.1.3  CPLD的結(jié)構(gòu)和工作原理
    2.1.4  FPGA的結(jié)構(gòu)和工作原理
    2.1.5  CLPD/FPGA產(chǎn)品系列
  2.2  頻率計(jì)邏輯功能分析
    2.2.1  測頻控制電路
    2.2.2  有時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器
    2.2.3  鎖存、譯碼顯示電路
  2.3  頻率計(jì)原理圖輸入設(shè)計(jì)
    2.3.1  2位十進(jìn)制計(jì)數(shù)器
    2.3.2  頻率計(jì)頂層電路設(shè)計(jì)
    2.3.3  引腳設(shè)置與下載
  操作測試2  用原理圖輸入法設(shè)計(jì)8位全加器
  習(xí)題2
學(xué)習(xí)項(xiàng)目3  數(shù)據(jù)選擇器設(shè)計(jì)應(yīng)用
  教學(xué)導(dǎo)航3
  3.1  VHDL語言的特點(diǎn)與結(jié)構(gòu)
    3.1.1  VHDL語言的特點(diǎn)
    3.1.2  VHDL程序的基本結(jié)構(gòu)
  3.2  數(shù)據(jù)選擇器邏輯功能分析
    3.2.1  數(shù)據(jù)選擇器的邏輯功能
    3.2.2  數(shù)據(jù)選擇器的擴(kuò)展及其應(yīng)用
  3.3  數(shù)據(jù)選擇器VHDL設(shè)計(jì)
    3.3.1  2選1數(shù)據(jù)選擇器的VHDL描述
    3.3.2  2選1數(shù)據(jù)選擇器的語言現(xiàn)象說明
  3.4  數(shù)據(jù)選擇器文本輸入設(shè)計(jì)
    3.4.1  編輯文件
    3.4.2  創(chuàng)建工程
    3.4.3  編譯
    3.4.4  仿真
    3.4.5  應(yīng)用RTL電路觀察器
    3.4.6  硬件測試
  操作測試3  優(yōu)先編碼器的VHDL設(shè)計(jì)
  習(xí)題3
學(xué)習(xí)項(xiàng)目4  全加器設(shè)計(jì)應(yīng)用
  教學(xué)導(dǎo)航4
  4.1  VHDL數(shù)據(jù)結(jié)構(gòu)
    4.1.1  VHDL語言的標(biāo)識(shí)符和數(shù)據(jù)對象
    4.1.2  數(shù)據(jù)類型、表達(dá)式
  4.2  全加器邏輯功能分析
    4.2.1  全加器的邏輯功能
    4.2.2  全加器的擴(kuò)展及應(yīng)用
  4.3  半加器的VHDL語言設(shè)計(jì)
    4.3.1  半加器與或門描述
    4.3.2  半加器與或門的語言現(xiàn)象說明
  4.4  全加器VHDL語言設(shè)計(jì)
    4.4.1  全加器描述
    4.4.2  全加器的語言現(xiàn)象說明
  操作測試4  全減器的VHDL設(shè)計(jì)
  習(xí)題4
學(xué)習(xí)項(xiàng)目5  寄存器設(shè)計(jì)應(yīng)用
  教學(xué)導(dǎo)航5
  5.1  寄存器邏輯功能分析
    5.1.1  基本寄存器的邏輯功能
    5.1.2  寄存器的擴(kuò)展及應(yīng)用
  5.2  寄存器VHDL語言設(shè)計(jì)
    5.2.1  D觸發(fā)器的VHDL描述
    5.2.2  D觸發(fā)器的語言現(xiàn)象說明
    5.2.3  實(shí)現(xiàn)時(shí)序電路的不同表述
    5.2.4  異步時(shí)序電路設(shè)計(jì)
  5.3  移位寄存器VHDL語言設(shè)計(jì)
    5.3.1  移位寄存器的描述
    5.3.2  移位寄存器的語言現(xiàn)象說明
  操作測試5  JK觸發(fā)器的VHDL設(shè)計(jì)
  習(xí)題5
學(xué)習(xí)項(xiàng)目6  計(jì)數(shù)器設(shè)計(jì)應(yīng)用
  教學(xué)導(dǎo)航6
  6.1  計(jì)數(shù)器邏輯功能分析
    6.1.1  各種類型計(jì)數(shù)器的邏輯功能
    6.1.2  計(jì)數(shù)器的擴(kuò)展及應(yīng)用
  6.2  4位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)
    6.2.1  4位二進(jìn)制加法計(jì)數(shù)器的語言現(xiàn)象說明
    6.2.2  整數(shù)類型
    6.2.3  計(jì)數(shù)器設(shè)計(jì)的其他表述方法
  6.3  一般加法計(jì)數(shù)器設(shè)計(jì)
    6.3.1  十進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)
    6.3.2  六十進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)
    6.3.3  可作計(jì)數(shù)器使用的移位寄存器設(shè)計(jì)
  操作測試6  任意進(jìn)制計(jì)數(shù)器的VHDL設(shè)計(jì)
  習(xí)題6
附錄A  GW48CK/PK2/PK3/PK4 系統(tǒng)萬能接插口與結(jié)構(gòu)圖信號/芯片引腳對照表
參考文獻(xiàn)