數(shù)字邏輯

第1章 邏輯代數(shù)基礎(chǔ)
1.1 概述
1.2 邏輯代數(shù)的基本運(yùn)算和門電路
1.3 邏輯代數(shù)的公式和規(guī)則
1.4 邏輯函數(shù)常用的描述方法及相互問的轉(zhuǎn)換
1.5 邏輯函數(shù)的化簡
第2章 組合邏輯電路
2.1 集成門電路
2.2 組合邏輯電路
2.3 組合邏輯電路中的競爭和冒險(xiǎn)
第3章 常用組合邏輯電路及MSI組合電路模塊的應(yīng)用
3.1 編碼器和譯碼器
3.2 加法器和比較器
3.3 數(shù)據(jù)選擇器
實(shí)訓(xùn)題目1 8-3BCD七段顯示譯碼器
第4章 時(shí)序邏輯電路
4.1 時(shí)序邏輯電路的結(jié)構(gòu)和特點(diǎn)
4.2 觸發(fā)器
4.3 時(shí)序邏輯電路的分析
4.4 計(jì)數(shù)器
4.5 寄存器
4.6 時(shí)序邏輯電路的設(shè)計(jì)
實(shí)訓(xùn)題目2 D觸發(fā)器
第5章 MSI時(shí)序電路模塊及應(yīng)用
5.1 MSI計(jì)數(shù)器模塊及應(yīng)用
5.2 MSI寄存器模塊及應(yīng)用
5.3 移位寄存器型計(jì)數(shù)器
實(shí)訓(xùn)題目3 十進(jìn)制加減法計(jì)數(shù)器
第6章 電子設(shè)計(jì)自動(dòng)化技術(shù)及其工具
6.1 電子設(shè)計(jì)自動(dòng)化技術(shù)及其發(fā)展
6.2 電子設(shè)計(jì)自動(dòng)化應(yīng)用對象
6.3 EDA的優(yōu)勢
6.4 面FPGA／CPLD的開發(fā)流程
6.5 QuartusⅡ概述
6.6 IP核
6.7 EDA技術(shù)的發(fā)展趨勢
6.8 FPGA／CPLDD簡介
6.9 硬件描述語言
第7章 QuartusⅡ仿真與實(shí)踐訓(xùn)練
實(shí)訓(xùn)7.1 交通燈控制
實(shí)訓(xùn)7.2 數(shù)字鐘
課后習(xí)題答案
參考文獻(xiàn)