數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL（第4版）

第1章 EDA技術(shù)概述\t
1.1 EDA技術(shù)及其發(fā)展\t
1.2 Top-down設(shè)計(jì)與IP核復(fù)用\t
1.3 數(shù)字設(shè)計(jì)的流程\t
1.4 常用的EDA軟件工具\(yùn)t
1.5 EDA技術(shù)的發(fā)展趨勢(shì)\t
習(xí)題1\t
第2章 FPGA/CPLD器件\t
2.1 PLD器件概述\t
2.2 PLD的基本原理與結(jié)構(gòu)\t
2.3 低密度PLD的原理與結(jié)構(gòu)\t
2.4 CPLD的原理與結(jié)構(gòu)\t
2.5 FPGA的原理與結(jié)構(gòu)\t
2.6 FPGA/CPLD的編程元件
2.7 邊界掃描測(cè)試技術(shù)\t
2.8 FPGA/CPLD的編程與配置\t
2.9 FPGA/CPLD器件概述\t
2.10 FPGA/CPLD的發(fā)展趨勢(shì)\t
習(xí)題2\t
第3章 Quartus Ⅱ集成開(kāi)發(fā)工具\(yùn)t
3.1 Quartus Ⅱ原理圖設(shè)計(jì)\t
3.2 Quartus Ⅱ的優(yōu)化設(shè)置\t
3.3 Quartus Ⅱ的時(shí)序分析\t
3.4 基于宏功能模塊的設(shè)計(jì)
習(xí)題3\t
第4章 Verilog設(shè)計(jì)初步\t
4.1 Verilog簡(jiǎn)介\t
4.2 Verilog模塊的結(jié)構(gòu)\t
4.3 Verilog基本組合電路設(shè)計(jì)\t
4.4 Verilog基本時(shí)序電路設(shè)計(jì)\t
4.5 Synplify Pro綜合器\t
4.6 Synplify綜合器\t
習(xí)題4\t
第5章 Verilog語(yǔ)法與要素\t
5.1 Verilog語(yǔ)言要素\t
5.2 常量\t
5.3 數(shù)據(jù)類型\t
5.4 參數(shù)\t
5.5 向量
5.6 運(yùn)算符\t
習(xí)題5\t
第6章 Verilog行為語(yǔ)句\t
第7章 Verilog設(shè)計(jì)的層次與風(fēng)格\t
第8章 Verilog有限狀態(tài)機(jī)設(shè)計(jì)\t
第9章 Verilog設(shè)計(jì)進(jìn)階\t
第10章 Verilog設(shè)計(jì)的優(yōu)化\t
第11章 Verilog仿真與驗(yàn)證\t
第12章 Verilog語(yǔ)言的發(fā)展\t
第13章 通信與信號(hào)處理設(shè)計(jì)實(shí)例\t
附錄A Verilog HDL（IEEE Std 1364—1995）關(guān)鍵字\t
附錄B Verilog HDL（IEEE Std 1364—2001）關(guān)鍵字\t
附錄C DE2系統(tǒng)介紹\t
附錄D DE2—70系統(tǒng)介紹\t
附錄E 有關(guān)術(shù)語(yǔ)與縮略語(yǔ)\t
參考文獻(xiàn)\t