Verilog HDL數(shù)字系統(tǒng)設計及實踐

第1章 verilog hdl層次化設計
　1.1 一個簡單的例子——4位全加器的設計
　1.2 模塊和端口
　　1.2.1 模塊定義
　　1.2.2 端口定義
　　1.2.3 模塊實例化
　1.3 層次化設計思想
　1.4 testbench的概念
　1.5 仿真和綜合
　本章小結(jié)
　思考與練習
第2章 verilog hdl基本語法
　2.1 詞法約定
　　2.1.1 空白符
　　2.1.2 注釋
　　2.1.3 操作符
　　2.1.4 標識符與關(guān)鍵字
　2.2 數(shù)據(jù)類型
　　2.2.1 邏輯值與常量
　　2.2.2 邏輯強度
　　2.2.3 線網(wǎng)類型
　　2.2.4 變量類型
　　2.2.5 向量
　　2.2.6 數(shù)組
　　2.2.7 參數(shù)
　2.3 表達式
　　2.3.1 操作數(shù)
　　2.3.2 操作符
　　2.3.3 位寬處理
　　2.3.4 表達式的綜合
　本章小結(jié)
　思考與練習
第3章 verilog hdl行為描述
第4章 組合邏輯建模
第5章 時序邏輯建模
第6章 行為級仿真模型建模
第7章 各層次verilog hdl描述形式與電路建模
第8章 任務和函數(shù)
第9章 編譯預處理
第10章 verilog hdl設計與綜合中的陷阱
第11章 異步設計與同步設計的時序分析
參考文獻