手把手教你學(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)

第1章 可編程邏輯器件概述
1.1 可編程邏輯器件簡(jiǎn)介
1.1.1 可編程邏輯器件的基本結(jié)構(gòu)
1.1.2 可編程邏輯器件的分類及特點(diǎn)
1.1.3 可編程邏輯器件的邏輯表示方法
1.2 CPLD／FPGA的結(jié)構(gòu)與特性
1.2.1 基于乘積項(xiàng)的CPLD原理與結(jié)構(gòu)
1.2.2 基于乘積項(xiàng)的CPLD邏輯實(shí)現(xiàn)方式
1.2.3 基于查找表的FPGA原理與結(jié)構(gòu)
1.2.4 基于查找表的FPGA邏輯實(shí)現(xiàn)方式
1.2.5 CPLD與FPGA器件的差別
1.3 Altera公司的MAX7000系列（2PLD特性介紹
1.3.1 邏輯陣列塊（LAB）
1.3.2 宏單元
1.3.3 擴(kuò)展乘積項(xiàng)
1.3.4 可編程連線陣列
1.3.5 I／O控制塊
1.3.6 其他特性
第2章 可編程邏輯器件的設(shè)計(jì)流程及學(xué)習(xí)開發(fā)器材
2.1 可編程邏輯器件的設(shè)計(jì)流程
2.1.1 設(shè)計(jì)輸入
2.1.2 綜合
2.1.3 CPLD／FPGA器件適配
2.1.4 仿真
2.1.5 編程下載
2.2 CPLD／FPGA與單片機(jī)聯(lián)合設(shè)計(jì)的學(xué)習(xí)器材介紹
2.2.1 Altera公司的集成開發(fā)軟件MAX+plusII及QuartusII
2.2.2 KeiIC51Windows集成開發(fā)環(huán)境
2.2.3 MCU&CPLDDEMO綜合試驗(yàn)板
2.2.4 ByteBlasterMV并口下載器
2.2.5 單片機(jī)USB程序下載器
2.2.6 9V高穩(wěn)定專用穩(wěn)壓電源
第3章 開發(fā)軟件的安裝
3.1 KeilC51集成開發(fā)軟件安裝
3.2 MAX+plusⅡ集成開發(fā)軟件安裝
3.3 QuartusⅡ集成開發(fā)軟件安裝
3.4 USBasp下載器的安裝與使用
3.4.1 USBasp下載器的安裝
3.4.2 USBasp下載器的使用
3.5 Atmel并口下載軟件atmelisp的安裝
3.6 POF to JED轉(zhuǎn)換軟件Pof2jed的安裝
第4章 第一個(gè)CPLD／FPGA入門實(shí)驗(yàn)程序
4.1 使用Max+plusⅡ集成開發(fā)軟件進(jìn)行入門實(shí)驗(yàn)
4.1.1 建立項(xiàng)目
4.1.2 設(shè)計(jì)輸入（原理圖或硬件描述語言）
4.1.3 選擇器件并鎖定引腳
4.1.4 編譯器件
4.1.5 仿真
4.1.6 編程下載
4.1.7 應(yīng)用
4.2 使用QuartusⅡ集成開發(fā)軟件進(jìn)行入門實(shí)驗(yàn)
4.2.1 建立項(xiàng)目
4.2.2 設(shè)計(jì)輸入（原理圖或硬件描述語言）
4.2.3 設(shè)計(jì)編譯
4.2.4 仿真
4.2.5 引腳分配
4.2.6 編程下載
4.2.7 立用
第5章 VerilogHDL硬件描述語言
5.1 VerilogHDL模塊的基本結(jié)構(gòu)
5.1.1 模塊聲明
5.1.2 端口定義
5.1.3 信號(hào)類型說明
5.1.4 邏輯功能描述
5.1.5 實(shí)驗(yàn)程序1——緩沖器
5.1.6 實(shí)驗(yàn)程序2——反相器（非門）
5.2 VerilogHDL語法要素
5.2.1 標(biāo)識(shí)符與關(guān)鍵字
5.2.2 常量、變量及數(shù)據(jù)類型
5.2.3 實(shí)驗(yàn)程序3——與門
5.2.4 實(shí)驗(yàn)程序4——與非門
5.2.5 實(shí)驗(yàn)程序5——LED的閃爍
5.2.6 運(yùn)算符
5.2.7 運(yùn)算符的優(yōu)先級(jí)
5.2.8 實(shí)驗(yàn)程序6——或門
5.2.9 實(shí)驗(yàn)程序7——或非門
5.2.1 0實(shí)驗(yàn)程序8——異或門
5.2.1 1實(shí)驗(yàn)程序9——異或非門
5.2.1 2實(shí)驗(yàn)程序10——三態(tài)門
5.3 VerilogHDL的行為語句
5.3.1 賦值語句
5.3.2 過程語句
5.3.3 塊語句
5.3.4 條件語句
5.3.5 循環(huán)語句
5.3.6 編譯預(yù)處理
5.3.7 任務(wù)和函數(shù)
5.4 VerilogHDL數(shù)字邏輯單元結(jié)構(gòu)的設(shè)計(jì)
5.4.1 結(jié)構(gòu)描述方式
5.4.2 實(shí)驗(yàn)程序——門級(jí)結(jié)構(gòu)描述設(shè)計(jì)的基本門電路
5.4.3 數(shù)據(jù)流描述方式
5.4.4 行為描述方式
第6章 組合邏輯電路的設(shè)計(jì)實(shí)驗(yàn)
6.1 2選1數(shù)據(jù)選擇器
6.1.1 2選1數(shù)據(jù)選擇器簡(jiǎn)介
6.1.2 采用數(shù)據(jù)流描述方式的設(shè)計(jì)
6.1.3 采用行為描述方式的設(shè)計(jì)
6.2 4選1數(shù)據(jù)選擇器
6.2.1 4選1數(shù)據(jù)選擇器簡(jiǎn)介
6.2.2 采用數(shù)據(jù)流描述方式的設(shè)計(jì)
6.2.3 采用行為描述方式的設(shè)計(jì)
6.3 3位二進(jìn)制優(yōu)先編碼器（8-3優(yōu)先編碼器）
6.3.1 3位二進(jìn)制優(yōu)先編碼器簡(jiǎn)介
6.3.2 3位二進(jìn)制優(yōu)先編碼器的設(shè)計(jì)
6.4 3位二進(jìn)制譯碼器（3-8譯碼器）
6.4.1 3位二進(jìn)制譯碼器簡(jiǎn)介
6.4.2 3位二進(jìn)制譯碼器的設(shè)計(jì)
6.5 BCD-7段譯碼器
6.5.1 BCD-7段譯碼器簡(jiǎn)介
6.5.2 BCD-7段譯碼器的設(shè)計(jì)
6.6 半加器
6.6.1 半加器簡(jiǎn)介
6.6.2 采用門級(jí)描述方式的半加器設(shè)計(jì)
6.6.3 采用數(shù)據(jù)流描述方式的半加器設(shè)計(jì)
6.6.4 采用行為描述方式的半加器設(shè)計(jì)
6.7 全加器
6.7.1 全加器簡(jiǎn)介
6.7.2 全加器的設(shè)計(jì)
第7章 觸發(fā)器的設(shè)計(jì)實(shí)驗(yàn)
7.1 RS觸發(fā)器
7.1.1 RS觸發(fā)器簡(jiǎn)介
7.1.2 RS觸發(fā)器的設(shè)計(jì)
7.2 JK觸發(fā)器
7.2.1 JK觸發(fā)器簡(jiǎn)介
7.2.2 JK觸發(fā)器的設(shè)計(jì)
7.3 帶有復(fù)位的JK觸發(fā)器
7.3.1 帶有復(fù)位的JK觸發(fā)器簡(jiǎn)介
7.3.2 帶有復(fù)位的JK觸發(fā)器的設(shè)計(jì)
7.4 D觸發(fā)器
7.4.1 D觸發(fā)器簡(jiǎn)介
7.4.2 D觸發(fā)器的設(shè)計(jì)
7.5 帶有復(fù)位的D觸發(fā)器
7.5.1 帶有復(fù)位的D觸發(fā)器簡(jiǎn)介
7.5.2 帶有復(fù)位的D觸發(fā)器的設(shè)計(jì)
7.6 帶有復(fù)位的異步T觸發(fā)器
7.6.1 帶有復(fù)位的異步T觸發(fā)器簡(jiǎn)介
7.6.2 帶有復(fù)位的異步T觸發(fā)器的設(shè)計(jì)
7.7 帶有復(fù)位的同步T觸發(fā)器
7.7.1 帶有復(fù)位的同步T觸發(fā)器簡(jiǎn)介
7.7.2 帶有復(fù)位的同步T觸發(fā)器的設(shè)計(jì)
第8章 時(shí)序邏輯電路的設(shè)計(jì)實(shí)驗(yàn)
8.1 寄存器
8.1.1 寄存器簡(jiǎn)介
8.1.2 寄存器的設(shè)計(jì)
8.2 鎖存器
8.2.1 鎖存器簡(jiǎn)介
8.2.2 鎖存器的設(shè)計(jì)
8.3 移位寄存器
8.3.1 移位寄存器簡(jiǎn)介
……
第9章 CPLD/FPGA的設(shè)計(jì)應(yīng)用
第10章 51單片機(jī)的基本知識(shí)
第11章 單片機(jī)C語言基礎(chǔ)知識(shí)
第12章 CPLD/FPGA與單片機(jī)的接口及數(shù)據(jù)傳輸
第13章 CPLD/FPGA與單片機(jī)的聯(lián)合設(shè)計(jì)實(shí)例——液晶顯示頻率計(jì)
參考文獻(xiàn)