設(shè)計入門與進(jìn)階FPGA/VHDL

前言
第1章 可編程邏輯器件基礎(chǔ)
1.1 PLD概述
1.1.1 基本概念及發(fā)展歷史
1.1.2 HDL語言
1.2 CPLD與FPGA的區(qū)別
1.2.1 CPLD的結(jié)構(gòu)
1.2.2 FPGA的結(jié)構(gòu)
1.2.3 FPGA與CPLD比較
1.3 Xilinx主要器件
1.4 設(shè)計工具及開發(fā)環(huán)境安裝
1.4.1 設(shè)計工具
1.4.2 開發(fā)環(huán)境安裝
1.5 小結(jié)
第2章 FPGA設(shè)計流程及實(shí)例
2.1 FPGA設(shè)計流程
2.2 設(shè)計實(shí)例——七段數(shù)碼管顯示
2.2.1 功能描述及對外接口
2.2.2 設(shè)計輸入
2.2.3 設(shè)計綜合
2.2.4 功能仿真
2.2.5 設(shè)計實(shí)現(xiàn)：
2.2.6 布局布線后仿真
2.2.7 程序下載
2.3 小結(jié)
第3章 VHDL語言基礎(chǔ)
3.1 程序結(jié)構(gòu)
3.1.1 庫與程序包
3.1.2 實(shí)體與結(jié)構(gòu)
3.1.3 端口
3.1.4 內(nèi)部結(jié)構(gòu)設(shè)計
3.2 命名法則
3.3 數(shù)據(jù)類型
3.3.1 基本數(shù)據(jù)類型
3.3.2 IEEE定義的數(shù)據(jù)類型
3.4 數(shù)據(jù)對象
3.5 運(yùn)算符
3.5.1 邏輯運(yùn)算符
3.5.2 符號運(yùn)算符
3.5.3 關(guān)系運(yùn)算符
3.5.4 算術(shù)運(yùn)算符
3.5.5 移位運(yùn)算符
3.5.6 連接運(yùn)算符
3.5.7 運(yùn)算符的優(yōu)先級
3.6 小結(jié)
第4章 VHDL程序設(shè)計
4.1 VHDL語句
4.1.1 賦值語句
4.1.2 when-else語句
4.1.3 with-select-when語句
4.1.4 pracess的語法結(jié)構(gòu)
4.1.5 if語句
4.1.6 case語句
4.1.7 循環(huán)語句
4.1.8 wait語句
4.2 層次式設(shè)計
4.3 設(shè)計實(shí)例——秒表功能電路
4.3.1 頂層文件設(shè)計
4.3.2 時鐘產(chǎn)生模塊
4.3.3 按鍵去抖模塊
4.3.4 秒表計數(shù)器模塊
4.3.5 數(shù)碼管及LED顯示模塊
4.4 小結(jié)
第5章 VHDL高級語法
5.1 子程序
5.1.1 函數(shù)
5.1.2 過程
5.2 程序包
5.3 重載
5.4 建模方法
5.5 設(shè)計實(shí)例——碼型轉(zhuǎn)換電路
5.5.1 電路功能描述
5.5.2 程序包文件設(shè)計
5.5.3 碼轉(zhuǎn)換頂層文件設(shè)計
5.6 小結(jié)
第6章 ISE使用基礎(chǔ)
6.1 工程管理器
6.1.1 菜單欄
6.1.2 工具欄
6.2 設(shè)計輸入工具
6.2.1 HDL語言編輯器
6.2.2 原理圖輸入工具
6.2.3 IP核輸入工具——單端存儲器設(shè)計
6.2.4 測試激勵輸入工具
6.2.5 語言模板工具
6.3 綜合工具
6.3.1 XST綜合工具
6.3.2 SynplifyPro綜合工具
6.4 約束工具
6.5 實(shí)現(xiàn)工具
6.6 程序下載工具
6.7 小結(jié)
第7章 ISE高級應(yīng)用
7.1 時序約束
7.1.1 時序約束的概念
7.1.2 設(shè)計實(shí)例——高速計數(shù)器設(shè)計
7.1.3 約束編輯器工具
7.2 XPower功耗分析器
7.2.1 XPower界面
7.2.2 XPower參數(shù)設(shè)置
7.2.3 高速計數(shù)器功耗分析
7.3 ChipScopePr0邏輯分析儀
7.3.1 ChipScopePro簡介
7.3.2 設(shè)計實(shí)例——混頻器設(shè)計
7.3.3 插入ChipScopePro內(nèi)核
7.3.4 使用ChipScopePro分析器
7.4 小結(jié)
第8章 仿真技術(shù)
8.1 ModelSim仿真工具
8.1.1 仿真參數(shù)設(shè)置
8.1.2 ModelSim工作界面
8.2 設(shè)計實(shí)例——信號檢測程序設(shè)計
8.3 常用仿真及調(diào)試方法
8.3.1 新建測試激勵文件
8.3.2 功能仿真及時序仿真
8.3.3 查看波形區(qū)間的時間
8.3.4 查看設(shè)計內(nèi)部信號波形
8.3.5 波形比較
8.4 文件IO在仿真中的應(yīng)用
8.4.1 文件IO數(shù)據(jù)類型及過程
8.4.2 設(shè)計實(shí)例——VHDL文件IO讀寫
8.5 小結(jié)
第9章 FPGA設(shè)計技巧
9.1 引腳狀態(tài)設(shè)置
9.2 利用硬件原語設(shè)計
9.3 設(shè)計實(shí)例——使用DCM生成系統(tǒng)時鐘
9.4 全局時鐘資源
9.5 根據(jù)芯片結(jié)構(gòu)制定設(shè)計方案
9.6 使用IP核進(jìn)行設(shè)計
9.7 采用移位實(shí)現(xiàn)乘法運(yùn)算
9.8 設(shè)計實(shí)例——提高浮點(diǎn)乘法器系統(tǒng)頻率
9.9 小結(jié)
第10章 FPGA電路板設(shè)計實(shí)例
10.1 電路板基本功能
10.2 主要芯片介紹
10.2.1 FPGA芯片XC3S200
10.2.2 FPGA配置芯片XCF02S
10.2.3 電源管理芯片76801及767D325
10.3 電路原理圖
10.4 小結(jié)
參考文獻(xiàn)