EDA技術(shù)實(shí)用教程（第四版）

第1章 EDA技術(shù)概述
　　1.1 EDA技術(shù)及其發(fā)展
　　1.2 EDA技術(shù)實(shí)現(xiàn)目標(biāo)
　　1.3 硬件描述語言Verilog HDL
　　1.4 其他常用HDL
　　1.5 HDL綜合
　　1.6 自頂向下的設(shè)計(jì)技術(shù)
　　1.7 EDA技術(shù)的優(yōu)勢(shì)
　　1.8 EDA設(shè)計(jì)流程
　　1.8.1 設(shè)計(jì)輸入(原理圖／HDL文本編輯)
　　1.8.2 綜合
　　1.8.3 適配
　　1.8.4 時(shí)序仿真與功能仿真
　　1.8.5 編程下載
　　1.8.6 硬件測(cè)試
　　1.9 ASIC及其設(shè)計(jì)流程
　　1.9.1 ASIC設(shè)計(jì)簡(jiǎn)介
　　1.9.2 ASIC設(shè)計(jì)一般流程簡(jiǎn)述
　　1.10 常用EDA工具
　　1.10.1 設(shè)計(jì)輸入編輯器
　　1.10.2 HDL綜合器
　　1.10.3 仿真器
　　1.10.4 適配器
　　1.10.5 下載器
　　1.11 QuartusⅡ概述
　　1.12 IP核
　　1.13 EDA技術(shù)發(fā)展趨勢(shì)管窺
　　習(xí)題
　　
　　第2章 FPGA與CPLD的結(jié)構(gòu)原理
　　2.1 PLD概述
　　2.1.1 PLD的發(fā)展歷程
　　2.1.2 PLD分類
　　2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理
　　2.2.1 邏輯元件符號(hào)表示
　　2.2.2 PROM結(jié)構(gòu)原理
　　2.2.3 PLA結(jié)構(gòu)原理
　　2.2.4 PAL結(jié)構(gòu)原理
　　2.2.5 GAL結(jié)構(gòu)原理
　　2.3 cPLD的結(jié)構(gòu)原理
　　2.4 FPGA的結(jié)構(gòu)原理
　　2.4.1 查找表邏輯結(jié)構(gòu)
　　2.4.2 Cyclone III系列器件的結(jié)構(gòu)原理
　　2.5 硬件測(cè)試
　　2.5.1 內(nèi)部邏輯測(cè)試
　　2.5.2 JFAG邊界掃描
　　2.5.3 嵌入式邏輯分析儀
　　2.6 大規(guī)模PLD產(chǎn)品概述
　　2.6.1 Lattlce公司的PLD器件
　　2.6.2 Xilinx公司的PLD器件
　　2.6.3 Altera公司的PLD器件
　　2.6.4 Actel公司的PLD器件
　　2.6.5 Altera的FPGA配置方式
　　2.7 CPLD／FPGA的編程與配置
　　2.7.1 CPLD在系統(tǒng)編程
　　2.7.2 FPGA配置方式
　　2.7.3 FPGA專用配置器件
　　2.7.4 使用單片機(jī)配置FPGA
　　2.7.5 使用CPLD配置FPGA
　　習(xí)題
　　
　　第3章 Vorilog設(shè)計(jì)入門
　　3.1 組合電路的venlog描述
　　3.1.1 2選l多路選擇器及其Verilog描述
　　3.1.2 4選l多路選擇器及其case語句表述方式
　　3.1.3 4選1多路選擇器及其數(shù)據(jù)流描述方式
　　3.1.4 4選1多路選擇器及其if語句描述方式
　　3.1.5 加法器及其Verilog描述
　　3.2 時(shí)序模塊及其Vernog表述
　　3.2.1 邊沿觸發(fā)型觸發(fā)器及其Verilog表述
　　3.2.2 電平觸發(fā)型鎖存器及其Verilog表述
　　3.2.3 含異步復(fù)位，時(shí)鐘使能型觸發(fā)器及其Verilog表述
　　3.2.4 同步復(fù)位型觸發(fā)器及其Verilog表述
　　3.2 5異步復(fù)位型鎖存器及其Verilog表述
　　3.2.6 Verilog的時(shí)鐘過程表述的特點(diǎn)和規(guī)律
　　3.2.7 異步咕序模塊的Vefilog表述
　　3.3 二進(jìn)制計(jì)數(shù)器及其Veillog設(shè)計(jì)
　　3.3.1 4位二進(jìn)制計(jì)數(shù)器及其Venlog表述
　　3.3.2 功能更全面的計(jì)數(shù)器設(shè)計(jì)
　　習(xí)題
　　
　　第4章 EDA工具應(yīng)用初步
　　4.1 硬件邏輯電路的一般設(shè)計(jì)和測(cè)試流程
　　4.1.1 編輯和輸入設(shè)計(jì)文件
　　4.1.2 創(chuàng)建工程
　　4.1.3 全程編譯前約束項(xiàng)目設(shè)置
　　4.1.4 全程綜合與編譯
　　4.1.5 仿真測(cè)試
　　4.1.6 RTL圖觀察器應(yīng)用
　　4.2 引腳鎖定與硬件測(cè)試
　　4.2.1 引腳鎖定
　　4.2.2 編譯文件下載
　　4.2.3 AS直接編程模式
　　4.2.4 rFAG間接編程模式
　　4.2.5 USB-Blastr編程配置器件使用方法
　　4.2.6 圖形方式設(shè)置引腳鎖定
　　4.2.7 利用引腳屬性定義方式鎖定引腳
　　4.3 嵌入式邏輯分析儀使用方法
　　4.4 編輯signalTapⅡ的觸發(fā)信號(hào)
　　4.5 原理圖編輯輸入設(shè)計(jì)流程
　　4.5.1基于原理圖的層次化設(shè)計(jì)流程
　　4.5.2 應(yīng)用宏模塊設(shè)計(jì)頻率計(jì)
　　4.5.3 宏模塊邏輯功能查詢
　　4.6 keeD屬性應(yīng)用
　　4.7 slgnal Pmbe使用方法
　　4.8 Set Ungs設(shè)置
　　4.9 Fltter Semngs項(xiàng)設(shè)置
　　4.10 HDL版本設(shè)置及Anaiysis＆syndlesis功能
　　4.11 功能塊chipP1anner應(yīng)用
　　4.11.1 chipPlanner應(yīng)用流程說明
　　4.11.2 chipPlarlner說明
　　4.11.3 利用changeManager檢測(cè)底層邏輯
　　4.12 Synplify的應(yīng)用及接口方法
　　4.12.1 Synplify使用流程
　　4.12.2 Synplify與QuartusⅡ接口
　　習(xí)題
　　實(shí)驗(yàn)與設(shè)計(jì)
　　4-1 計(jì)數(shù)器設(shè)計(jì)實(shí)驗(yàn)
　　4-2 多路選擇器設(shè)計(jì)實(shí)驗(yàn)
　　4-3 8位全加器設(shè)計(jì)實(shí)驗(yàn)
　　4-4 原理圖輸入法設(shè)計(jì)頻率計(jì)
　　4-5 十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(jì)
　　4-6 數(shù)碼掃描顯示電路設(shè)計(jì)
　　
　　第5章 Verilog設(shè)計(jì)深入
　　5.1 過程中的兩類賦值語句
　　5.1.1 阻塞式賦值
　　5.1.2 非阻塞式賦值
　　5.1.3 深入認(rèn)識(shí)阻塞賦值和非阻塞式賦值的特點(diǎn)
　　5.2 過程結(jié)構(gòu)總結(jié)
　　5.3 移位寄存器設(shè)計(jì)
　　5.3.1 含同步預(yù)置功能的移位寄存器設(shè)計(jì)
　　5.3.2 模式可控的移位寄存器設(shè)計(jì)
　　5.3.3 使用移位操作符設(shè)計(jì)移位寄存器
　　5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用
　　5.4.1 參數(shù)定義關(guān)鍵詞parameter
　　5.4.2 整數(shù)型寄存器類型定義
　　5.4.3 for語句用法
　　5.4.4 repeat語句用法
　　5.4.5 while語句用法
　　5.4.6 Verilog循環(huán)語句的特點(diǎn)
　　5.5 if語句一般用法
　　5.6 三態(tài)與雙向端口設(shè)計(jì)
　　5.6 1三態(tài)控制電路設(shè)計(jì)
　　5.6.2 雙向端口設(shè)計(jì)
　　5.6.3 三態(tài)總線控制電路設(shè)計(jì)
　　5.7 模可控計(jì)數(shù)器設(shè)計(jì)
　　5.7.1 同步加載模型設(shè)計(jì)
　　5.7.2 異步加載模型設(shè)計(jì)
　　5.7.3 異步清0加載模型設(shè)計(jì)
　　5.7 4同步清0加載模型設(shè)計(jì)
　　5.8 半整數(shù)與奇數(shù)分頻電路設(shè)計(jì)
　　5.9 Verilog的描述風(fēng)格
　　5.9.lRTL描述
　　5.9.2 行為描述
　　……
　　第6章 EDAI具應(yīng)用深入
　　第7章 系統(tǒng)設(shè)計(jì)優(yōu)化
　　第8章 有限狀態(tài)機(jī)設(shè)計(jì)技術(shù)
　　第9章 Verilog語言規(guī)則
　　第10章 Verilog行為仿真
　　第11章 SOPC系統(tǒng)開發(fā)技術(shù)
　　附錄 EDA開發(fā)系統(tǒng)使用簡(jiǎn)介
　　主要參考文獻(xiàn)