FPGA應(yīng)用開發(fā)入門與典型實(shí)例（修訂版）

第1章 FPGA系統(tǒng)設(shè)計(jì)基礎(chǔ)
1.1 FPGA技術(shù)的發(fā)展歷史和動(dòng)向
1.1.1 FPGA技術(shù)的發(fā)展歷史
1.1.2 FPGA技術(shù)的發(fā)展動(dòng)向
1.2 FPGA的典型應(yīng)用領(lǐng)域
1.2.1 數(shù)據(jù)采集和接口邏輯領(lǐng)域
1.2.2 高性能數(shù)字信號(hào)處理領(lǐng)域
1.2.3 其他應(yīng)用領(lǐng)域
1.3 FPGA的工藝結(jié)構(gòu)
1.3.1 基于SRAM結(jié)構(gòu)的FPGA
1.3.2 基于反融絲結(jié)構(gòu)的FPGA
1.3.3 基于Flash結(jié)構(gòu)的FPGA
1.4 主流的FPGA芯片廠家及其代表產(chǎn)品
1.4.1 Xilinx公司的代表產(chǎn)品
1.4.2 Altera公司的代表產(chǎn)品
1.5 工程項(xiàng)目中FPGA芯片選擇策略和原則
1.5.1 盡量選擇成熟的產(chǎn)品系列
1.5.2 盡量選擇兼容性好的封裝
1.5.3 盡量選擇一個(gè)公司的產(chǎn)品
第2章 從零開始設(shè)計(jì)。FPGA最小系統(tǒng)
2.1 FPGA最小系統(tǒng)的概念
2.2 FPGA最小系統(tǒng)電路分析
2.2.1 FPGA管腳設(shè)計(jì)
2.2.2 下載配置與調(diào)試接口電路設(shè)計(jì)
2.2.3 高速SDRAM存儲(chǔ)器接口電路設(shè)計(jì)
2.2.4 異步SRAM（ASRAM）存儲(chǔ)器接口電路設(shè)計(jì)
2.2.5 Flash存儲(chǔ)器接口電路設(shè)計(jì)
2.2.6 開關(guān)、按鍵與發(fā)光LED電路設(shè)計(jì)
2.2.7 VGA接口電路設(shè)計(jì)
2.2.8 PS／2鼠標(biāo)及鍵盤接口電路設(shè)計(jì)
2.2.9 RS-232串口
2.2.10 字符型液晶顯示器接口電路設(shè)計(jì)
2.2.11 USB2.0接口芯片CY7C68013電路設(shè)計(jì)
2.2.12 電源電路設(shè)計(jì)
2.2.13 復(fù)位電路設(shè)計(jì)
2.2.14 時(shí)鐘電路設(shè)計(jì)
2.3 FPGA硬件系統(tǒng)的設(shè)計(jì)技巧
2.3.1 管腳兼容性設(shè)計(jì)
2.3.2 根據(jù)電路布局來分配管腳功能
2.3.3 預(yù)留測(cè)試點(diǎn)
2.4.FPGA硬件系統(tǒng)的調(diào)試方法
2.5 典型實(shí)例1：在Altera的FPGA開發(fā)板上運(yùn)行第一個(gè)FPGA程序
2.5.1 實(shí)例的內(nèi)容及目標(biāo)
2.5.2 平臺(tái)簡介
2.5.3 實(shí)例詳解
2.5.4.小結(jié)
2.6 典型實(shí)例2：在Xilinx的FPGA開發(fā)板上運(yùn)行第一個(gè)FPGA程序
2.6.1 實(shí)例的內(nèi)容及目標(biāo)
2.6.2 平臺(tái)簡介
2.6.3 實(shí)例詳解
2.6.4 小結(jié)
第3章 硬件描述語言YerilogIIDI.基礎(chǔ)
3.1 VerilogHDI.語言簡介
3.1.1 VerilogHDL的歷史和進(jìn)展
3.1.2 VHDL和VerilogHDL語言對(duì)比
3.2 VetilogHDL程序基本結(jié)構(gòu)
3.2.1 VerilogHDL，程序入門
3.2.2 模塊的框架
3.3 VerilogHDL語言的數(shù)據(jù)類型和運(yùn)算符
3.3.1 常用數(shù)據(jù)類型
3.3.2 常用運(yùn)算符
3.4 VerilogHDL語言的賦值語句和塊語句
3.4.1 非阻塞賦值和阻塞賦值
3.4.2 塊語句
3.4.3 關(guān)鍵詞
3.5 VerilogHDL語言的條件語句
3.5.1 if語句
3.5.2 case語句
3.5.3 其他條件語句
3.6 VerilogHDL語言的其他常用語句
3.6.1 循環(huán)語句
3.6.2 結(jié)構(gòu)說明語句
3.7 VerilogHDL語言實(shí)現(xiàn)組合邏輯電路
3.7.1 assign語句實(shí)現(xiàn)組合邏輯
3.7.2 always塊實(shí)現(xiàn)組合邏輯
3.8 VerilogHDL語言實(shí)現(xiàn)時(shí)序邏輯電路
3.9 VerilogHDL語言與C語言的區(qū)別與聯(lián)系
3.10 VerilogHDL程序設(shè)計(jì)經(jīng)驗(yàn)
3.11 典型實(shí)例3：數(shù)字跑表
3.11.1 實(shí)例的內(nèi)容及目標(biāo)
3.11.2 原理簡介
3.11.3 代碼分析
3.11.4 參考設(shè)計(jì)
3.12 典型實(shí)例4：PS／2接口控制
3.12.1 實(shí)例的內(nèi)容及目標(biāo)
3.12.2 原理簡介
3.12.3 實(shí)例詳解
3.12.4 參考設(shè)計(jì)
3.13 典型實(shí)例5：交通燈控制器
3.13.1 實(shí)例的內(nèi)容及目標(biāo)
3.13.2 原理簡介
3.13.3 代碼分析
3.13.4 參考設(shè)計(jì)
第4章 硬件描述語言YerilogHDL設(shè)計(jì)進(jìn)階
4.1 task和function說明語句的區(qū)別
4.2 VerilogHDL高級(jí)語法結(jié)構(gòu)任務(wù)（TASK）
4.3 VerilogHDL高級(jí)語法結(jié)構(gòu)任務(wù)（function）
4.4 有限狀態(tài)機(jī)的設(shè)計(jì)原理及其代碼風(fēng)格
4.4.1 有限狀態(tài)機(jī)（FSM）設(shè){原理
4.4.2 FSM設(shè)計(jì)實(shí)例
4.4.3 設(shè)計(jì)可綜合狀態(tài)機(jī)的指導(dǎo)原則
4.5 邏輯綜合的原則以及可綜合的代碼設(shè)計(jì)風(fēng)格
4.5.1 always塊語言指導(dǎo)原則
4.5.2 可綜合風(fēng)格的VerilogHDL模塊實(shí)例
4.6 典型實(shí)例6：狀態(tài)機(jī)應(yīng)用
4.6.1 實(shí)例的內(nèi)容及目標(biāo)
4.6.2 實(shí)例詳解
4.6.3 參考設(shè)計(jì)
4.7 典型實(shí)例7：自動(dòng)轉(zhuǎn)換量程頻率計(jì)控制器
4.7.1 實(shí)例內(nèi)容及目標(biāo)
4.7.2 原理簡介
4.7.3 代碼分析
4.7.4 參考設(shè)計(jì)
4.8 典型實(shí)例8：使用函數(shù)實(shí)現(xiàn)簡單的處理器
4.8.1 實(shí)例的內(nèi)容及目標(biāo)
4.8.2 原理簡介
4.8.3 代碼分析
第5章 FPGA設(shè)計(jì)開發(fā)軟件QuartusII的使用技巧
5.1 QuartusII軟件簡介
5.2 QuartusII軟件新特性
5.3 QuartusII軟件的安裝與啟動(dòng)
5.4 QuartusII軟件設(shè)計(jì)流程
5.5 創(chuàng)建工程設(shè)計(jì)文件
5.5.1 創(chuàng)建工程
5.5.2 添加設(shè)計(jì)文件
5.6 編譯及仿真工程
5.6.1 編譯
5.6.2 仿真
5.7 約束及配置工程
5.7.1 器件選擇
5.7.2 管腳分配
5.7.3 時(shí)序約束
5.7.4 配置工程
5.8 LogicLock邏輯鎖定工具使用技巧
5.8.1 邏輯鎖定方法學(xué)
5.8.2 邏輯鎖定優(yōu)勢(shì)
5.8.3 邏輯鎖定參數(shù)設(shè)置
5.8.4 邏輯鎖定流程
5.9 SignalTapII在線邏輯分析儀的使用方法
5.9.1 SignalTapII介紹
5.9.2 使用SignalTapII操作流程
5.9.3 設(shè)置觸發(fā)器
5.10 典型實(shí)例9：SignalTapII功能演示
5.10.1 實(shí)例的內(nèi)容及目標(biāo)
5.10.2 實(shí)例詳解
5.10.3 小結(jié)
5.11 典型實(shí)例10：LogicLock功能演不
5.11.1 實(shí)例的內(nèi)容及目標(biāo)
5.11.2 實(shí)例詳解
第6章 FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧
6.1 ISE軟件簡介
6.1.1 ISE軟件簡介
6.1.2 ISE7.1 i特點(diǎn)
6.2 ISE軟件的安裝與啟動(dòng)
6.2.1 ISE軟件的安裝
6.2.2 ISE軟件的啟動(dòng)
6.3 ISE軟件的設(shè)計(jì)流程
6.4 創(chuàng)建設(shè)計(jì)工程
6.5 編譯與仿真設(shè)計(jì)工程
6.6 增量式設(shè)計(jì)（IncrementalDesign）技巧
6.6.1 增量式設(shè)計(jì)的必要性
6.6.2 增量設(shè)計(jì)流程
6.6 -3小結(jié)
6.7 片上邏輯分析儀（ChipScopePro）使用技巧
6.7.1 ChipScopePro概述
6.7.2 ChipScopePro設(shè)計(jì)流程
6.7.3 ChipScopeProCoreInserter簡介
6.7.4 ChipScopeProAnalyzer簡介
6.7.5 小結(jié)
6.8 典型實(shí)例11：ChipScope功能演示
6.8.1 實(shí)例的內(nèi)容及目標(biāo)
6.8.2 基于ChipScopeProCoreGenerator的實(shí)現(xiàn)流程，
6.8.3 基于ChipScopeProCoreInserter的實(shí)現(xiàn)流程
6.8.4 小結(jié)
6.9 典型實(shí)例12：增量式設(shè)計(jì)（IncrementalDesign）演示
6.9.1 實(shí)例的內(nèi)容及目標(biāo)
6.9.2 實(shí)例詳解
6.9.3 小結(jié)
第7章 FPGA系統(tǒng)設(shè)計(jì)的仿真驗(yàn)證
7.1 FPGA設(shè)計(jì)仿真驗(yàn)證的原理和方法
7.1.1 FPGA設(shè)計(jì)仿真驗(yàn)證
7.1.2 FPGA設(shè)計(jì)仿真的切入點(diǎn)
7.2 ModelSim仿真工具簡介
7.2.1 標(biāo)題欄
7.2.2 菜單欄
7.2.3 工具欄
7.2.4 工作區(qū)
7.2.5 狀態(tài)欄
7.3 ModelSim的仿真流程
7.3.1 ModelSim的安裝
7.3.2 使用ModelSim進(jìn)行功能仿真w
7.4 功能仿真和時(shí)序仿真的區(qū)別和實(shí)現(xiàn)方法
7.4.1 功能仿真
7.4.2 時(shí)序仿真
7.5 仿真測(cè)試文件（Testbench）的設(shè)計(jì)方法
7.5.1 測(cè)試文件的用途
7.5.2 測(cè)試文件設(shè)計(jì)方法
7.5.3 測(cè)試常用語句
7.6 典型實(shí)例13：SDRAM讀寫控制的實(shí)現(xiàn)與Modelsim仿真
7.6.1 實(shí)例的內(nèi)容及目標(biāo)
7.6.2 SDRAM簡介
7.6.3 SDRAM控制器的Modelsim仿真
7.6.4 小結(jié)
第8章 基于FPGA的片上可編程系統(tǒng)（SOPC）設(shè)計(jì)
8.1 基于FPGA的SOPC系統(tǒng)組成原理和典型方案
8.1.1 SOC及SOPC簡介
8.1.2 Xilinx的SOPC解決方案
8.2 Altera公司的NIOSII解決方案
8.2.1 NIOS的主要特點(diǎn)
8.2.2 NIOS技術(shù)實(shí)現(xiàn)方式
8.3 基于NIOSII的開發(fā)設(shè)計(jì)流程
……
第9章 FPGA系統(tǒng)設(shè)計(jì)原則和技巧
第10章 利用FPGA實(shí)現(xiàn)外設(shè)通信接口
第11章 FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計(jì)
第12章 數(shù)字圖像倍焦系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)綜合實(shí)例
第13章 高帶PCI信號(hào)采集卡設(shè)計(jì)與實(shí)現(xiàn)綜合實(shí)例