基于Quartus Ⅱ的數(shù)字邏輯實(shí)驗(yàn)教程

第1章 概述
　1.1 實(shí)驗(yàn)須知
　1.2 實(shí)驗(yàn)報(bào)告要求
第2章 QuartusⅡ5.0基本使用方法
　2.1 概述
　2.2 設(shè)計(jì)流程
第3章 實(shí)驗(yàn)任務(wù)
　3.1 基本組合邏輯功能模塊
　　3.1.1 實(shí)驗(yàn)要求
　　3.1.2 設(shè)計(jì)原理
　　3.1.3 實(shí)驗(yàn)步驟
　　3.1.4 實(shí)驗(yàn)總結(jié)
　3.2 基本時(shí)序邏輯功能模塊
　　3.2.1 實(shí)驗(yàn)要求
　　3.2.2 實(shí)驗(yàn)原理
　　3.2.3 實(shí)驗(yàn)步驟
　　3.2.4 實(shí)驗(yàn)總結(jié)
　3.3 組合邏輯電路設(shè)計(jì)
3.4　時(shí)序邏輯電路設(shè)計(jì)
3.5　實(shí)用電路設(shè)計(jì)
第4章　設(shè)計(jì)實(shí)例
　4.1　模塊調(diào)用
4.1.1　用圖形方式進(jìn)行模塊調(diào)用
4.1.2　用Verilog HDL對(duì)已經(jīng)設(shè)計(jì)好的模塊進(jìn)行調(diào)用
　4.2　用多個(gè)always語(yǔ)句實(shí)現(xiàn)
4.3　有限狀態(tài)機(jī)的使用
4.4　LED顯示
4.4.1　靜態(tài)顯示
4.4.2　動(dòng)態(tài)顯示
4.5　鍵盤掃描
第5章　常見問(wèn)題
5.1　編譯時(shí)遇到的問(wèn)題_
5.1.1　頂層文件設(shè)置不正確
5.1.2　文本文件編譯錯(cuò)誤
5.1.3　圖形文件編譯錯(cuò)誤
5.2　仿真時(shí)遇到的問(wèn)題
5.3　器件編程時(shí)遇到的問(wèn)題
第6章　綜合實(shí)驗(yàn)平臺(tái)使用說(shuō)明
6.1　綜合實(shí)驗(yàn)平臺(tái)簡(jiǎn)介
6.2　綜合實(shí)驗(yàn)平臺(tái)的功能模塊
6.3 ALTERA UP3教學(xué)套件
6.4　GX—EDA／SOPC綜合實(shí)驗(yàn)平臺(tái)基本組成
6.4.1 電源模塊
6.4.2　輸入模塊
6.4.3　輸出模塊
參考文獻(xiàn)