基于Vreilog HDL的通信系統(tǒng)設(shè)計

前言
第一部分　基礎(chǔ)篇
　第1章　Verilog的基本知識
1.1　Verilog HDL的歷史
1.2　Verilog HDL和VHDL的異同
1.3　EDA技術(shù)及其應(yīng)用
　 1.3.1 EDA技術(shù)的發(fā)展
　 1.3.2　現(xiàn)代EDA技術(shù)的特點及應(yīng)用
　 1.3.3　EDA技術(shù)的范疇和應(yīng)用
　 1.3.4　EDA技術(shù)的發(fā)展
1.4　IP復(fù)用技術(shù)及SOC概況
　 1.4.1 IP核
　 1.4.2　系統(tǒng)芯片
1.5　本章小結(jié)
　第2章　常用Verilog語法
2.1 模塊
2.2　標(biāo)識符、關(guān)鍵字和注釋
　 2.2.1 標(biāo)識符
　 2.2.2　關(guān)鍵詞
　2.3　數(shù)字值集合
　2.3.1　值的集合
　 2.3.2　常量
　 2.3.3　變量
　 2.4　運算符和表達(dá)式
　 2.4.1　邏輯運算符
　 2.4.2　關(guān)系運算符
　 2.4.3　算術(shù)運算符
　 2.4.4　條件運算符
　 2.4.5　等式運算符
　 2.4.6　移位運算符
　 2.4.7　位拼接運算符
　 2.4.8　位運算符
　 2.4.9　縮減運算符
　 2.4.10　優(yōu)先級別
　 2.5　行為語句
　 2.5.1 過程語句
　 2.5.2　條件語句
　 2.5.3　循環(huán)語句
　 2.5.4　阻塞賦值和非阻塞賦值
2.6　task和function說明語句
　 2.6.1　任務(wù)(task)
　 2.6.2 函數(shù)(function)
　 2.6.3　任務(wù)和函數(shù)的異同
2.7　編譯預(yù)處理
　 2.7.1 宏替換'define
　 2.7.2　文件包含'include
　 2.7.3 時間尺度'timescale
　 2.7.4　條件編譯'ifdef、'else、'endif
2.8　本章小結(jié)
　第3章　功能仿真和下載配置
3.1　ModelSim仿真工具
　3.1.1 ModelSim簡介
　 3.1.2 ModelSim基本仿真流程
　 3.1.3 ModelSim仿真實例
　 3.1.4 常用的ModelSim仿真命令介紹
　 3.1.5 dataflow的應(yīng)用
　 3.1.6 ModelSim代碼覆蓋率查看
3.2 Quartus Ⅱ的使用方法
　 3.2.1 Quaruts Ⅱ設(shè)計實例
　 3.2.2　應(yīng)用RTL電路圖觀察器
　 3.2.3　Altera的IP Core的使用
3.3　下載配置設(shè)計
　 3.3.1　配置方式介紹
　 3.3.2　配置過程
　 3.3.3　配置接口電路
　 3.3.4　Altera公司下載電纜介紹
　 3.3.5　配置芯片介紹
3.4　本章小結(jié)
第二部分　實踐篇
　第4章　簡單邏輯電路實現(xiàn)
4.1　簡單組合邏輯電路的Verilog.HDL實現(xiàn)
　4.1.1　基本門電路
　4.1.2　譯碼器
　　　4.1.3　數(shù)據(jù)選擇器
　　……
　第5章　數(shù)字濾波器設(shè)計
　第6章　數(shù)字調(diào)制與解調(diào)系統(tǒng)設(shè)計
　第7章　RS編譯碼系統(tǒng)設(shè)計
　第8章　直接擴(kuò)頻通信系統(tǒng)設(shè)計
　第9章　網(wǎng)絡(luò)管理中UART系統(tǒng)設(shè)計
　第10章　以太網(wǎng)物理層關(guān)鍵技術(shù)的Verilog HDL實現(xiàn)
第三部分　技巧和實驗篇
　第11章　FPGA設(shè)計指導(dǎo)原則和代碼規(guī)范
　第12章　實驗設(shè)計指導(dǎo)
參考文獻(xiàn)及參考資料