Verilog HLD 數(shù)字系統(tǒng)設計與驗證

第一部分 語法基礎與基本電路單元設計
　第1章 引言
　　1.1 VerilogHDL語言的產(chǎn)生與發(fā)展
　　1.2 設計流程
　　1.3 VerilogHDL在電路仿真中的應用
　　　1.3.1 使用Verilog建立電路模型
　　　1.3.2 編寫測試代碼testbench
　　1.4 VerilogHDL在電路綜合中的應用
　　思考與練習
　第2章 Verilog代碼結(jié)構
　　2.1 模塊的結(jié)構
　　　2.1.1 Verilog中的標識符
　　　2.1.2 Verilog中端口和內(nèi)部變量的定義
　　　2.1.3 注釋語句
　　　2.1.4 內(nèi)部功能描述語句
　　2.2 電路功能描述方式
　　　2.2.1 數(shù)據(jù)流描述方式
　　　2.2.2 行為描述方式
　　　2.2.3 結(jié)構描述方式
　　　2.2.4 混合描述方式
　　思考與練習
　第3章 Verilog中的常量、變量與數(shù)據(jù)類型
　　3.1 常量
　　　3.1.1 數(shù)值的表示方法
　　　3.1.2 參數(shù)型常量
　　3.2 變量
　　　3.2.1 wire類型的變量
　　　3.2.2 reg類型的變量
　　　3.2.3 integer類型的變量
　　　3.2.4 memory類型的變量
　　3.3 塊語句與變量的賦值
　　　3.3.1 塊語句
　　　3.3.2 阻塞賦值和非阻塞賦值
　　思考與練習
　第4章 操作符／運算符
　　4.1 算術操作符
　　4.2 關系操作符
　　4.3 相等關系操作符
　　4.4 邏輯操作符
　　4.5 按位操作符
　　4.6 縮位（歸約）操作符
　　4.7 移位操作符
　　4.8 條件操作符
　　4.9 并位（位拼接）操作符
　　4.10 操作符的優(yōu)先級
　　思考與練習
　第5章 條件語句與循環(huán)語句
　　5.1 if-else語句
　　　5.1.1 if-else語句的語法結(jié)構
　　　5.1.2 if-else語句與鎖存器
　　5.2 case，casez和casex語句
　　　5.2.1 case語句
　　　5.2.2 casez和casex語句
　　　5.2.3 case語句與鎖存器
　　5.3 循環(huán)語句
　　　5.3.1 forever循環(huán)語句
　　　5.3.2 repeat循環(huán)語句
　　　5.3.3 while循環(huán)語句
　　　5.3.4 for循環(huán)語句
　　思考與練習
　第6章 任務與函數(shù)
　　6.1 任務
　　　6.1.1 任務定義
　　　6.1.2 任務調(diào)用
　　　6.1.3 任務定義與調(diào)用舉例
　　6.2 函數(shù)
　　　6.2.1 函數(shù)的定義
　　　6.2.2 函數(shù)的調(diào)用
　　　6.2.3 函數(shù)定義與調(diào)用舉例
　　6.3 任務與函數(shù)的異同小結(jié)
　　思考與練習
　第7章 用戶定義的原語
　　7.1 UDP的定義
　……
第8章 狀態(tài)機
第9章 系統(tǒng)任務與編譯預處理
第10章 常用基本電路單元設計
第二部分 系統(tǒng)設計與驗證
第11章 靜態(tài)定時分析、時鐘與同步化設計
第12章 Verilog設計驗證技術
第13章 典型復雜電路設計與分析
第14章 通信系統(tǒng)中的異步復用電路
第15章 通用異步收發(fā)器的設計與驗證
第16章 Viterbi譯碼器電路
附錄A 可編程邏輯器件
附錄B ModelSim SE使用指南
附錄C Xilinx ISE+modelSim使用指南
附錄D Altera Quartus II+Synplify Pro+ModelSim使用指南
附錄E Verilog（IEEE Std-1364-1995）關鍵字
參考文獻