第1章 簡介
1.1 什么是Verilog HDL？
1.2 歷史
1.3 主要能力
1.4 練習題
第2章 入門指南
2.1 模塊
2.2 延遲
2.3 數(shù)據(jù)流風格的描述
2.4 行為風格的描述
2.5 結構風格的描述
2.6 混合設計風格的描述
2.7 設計的仿真
2.8 練習題
第3章 Verilog語言要素
3.1 標識符
3.2 注釋
3.3 格式
3.4 系統(tǒng)任務和系統(tǒng)函數(shù)
3.5 編譯器指令
3.6 值集合
3.7 數(shù)據(jù)類型
3.8 參數(shù)
3.9 練習題
第4章 表達式
4.1 操作數(shù)
4.2 操作符
4.3 表達式的類型
4.4 練習題
第5章 門級建模
5.1 內建基元（原語）門
5.2 多輸入門
5.3 多輸出門
5.4 三態(tài)門
5.5 上拉門和下拉門（電阻）
5.6 MOS開關
5.7 雙向開關
5.8 門延遲
5.9 實例數(shù)組
5.10 隱含的線網
5.11 一個簡單的示例
5.12 2-4編碼器舉例
5.13 主/從觸發(fā)器舉例
5.14 奇偶校驗電路
5.15 練習題
第6章 用戶定義的原語（基元UDP）
第7章 數(shù)據(jù)流建模
第8章 行為級建模
第9章 結構建模
第10章 其他論題
第11章 驗證
第12章 建模示例
附錄A 語法參考資料
參考文獻
索引
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