CPLD/FPGA常用模塊與綜合系統(tǒng)設(shè)計實例精講

第一篇基礎(chǔ)知識篇
1．1CPI互l／FPGA概述
1．1．1 CPIfD，開，GA的特點
1．1．2 CPLD/FPGA的發(fā)展方向
1．1_3 CPLD/FPGA的應(yīng)用領(lǐng)域
1．2CPLD體系結(jié)構(gòu)
1．2．1 CPLD的基本結(jié)構(gòu)
1．2．2 CPLD的結(jié)構(gòu)特點
1．2．3 CPLD編程工藝
1．3FPGA體系結(jié)構(gòu)
1．3．1FPGA基本結(jié)構(gòu)
1．3．2 FPGA的結(jié)構(gòu)特點
1．3．3 FPGA的編程工藝
1．4CPLD／FPGA常用芯片
1．4．1Altera芯片
1．4．2Xilinx芯片
1．5CPLD／FPGA的選用
1．6本章小結(jié)
2．1系統(tǒng)的表示方法和硬件描述語言
2．2 VHDL的語言結(jié)構(gòu)與語言要素
2．2．1實體說明
2．2．2構(gòu)造體
2．2．3VHDL語言要素
2．2．4VHDL順序語句與并發(fā)語句
2．2．5描述方式
2．3組合邏輯電路的VHDL實現(xiàn)
2．3．1簡單門電路
2．3．2譯碼器、編碼器和選擇器
2．3．3加法器、乘法器和除法器
2．3．4三態(tài)門和總線緩沖器
2．4時序邏輯電路的VHDL實現(xiàn)
2．4．1鎖存器、觸發(fā)器
2．4．2寄存器
2．4．3計數(shù)器
2．5狀態(tài)機的VHDL實現(xiàn)
2．5．1狀態(tài)機的結(jié)構(gòu)和功能
2．5．2狀態(tài)機的Vm)L模型
2．6存儲器的VHDL實現(xiàn)
2．6．1 ROM和RAM
2．6．2 FIFO
3．1Venilog HDL編程基礎(chǔ)
3．1．1 Verilog與VHDL的比較
3．1．2 verilog程序結(jié)構(gòu)
3．1．3 簡單的verilog組合邏輯設(shè)計
3．1．4簡單Verilog時序邏輯電路的設(shè)計
3．1．5 Verilog有限狀態(tài)機
…
第二篇常用模塊設(shè)計實例篇
第三篇綜合系統(tǒng)設(shè)計實例篇