數(shù)字系統(tǒng)設(shè)計(jì)及VHDL實(shí)踐

前言
基礎(chǔ)篇
第1章　數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)
　　1.1　數(shù)字系統(tǒng)概念
　　1.2　電子設(shè)計(jì)發(fā)展趨勢(shì)
　　1.3　EDA技術(shù)介紹
　　 1.3.1　基本特征
　　 1.3.2　主要內(nèi)容
　　 1.3.3　EDA設(shè)計(jì)流程
　　1.4　EDA應(yīng)用與發(fā)展趨勢(shì)
　第2章　VHDL語(yǔ)言基礎(chǔ)
　　2.1　硬件描述語(yǔ)言特點(diǎn)
　　2.2　VHDL程序基本結(jié)構(gòu)
　　2.3　VHDL程序主要構(gòu)件
　　 2.3.1　庫(kù)
　　 2.3.2　實(shí)體
　　 2.3.3　結(jié)構(gòu)體
　　2.4　VHDL數(shù)據(jù)類型
　　 2.4.1　標(biāo)準(zhǔn)數(shù)據(jù)類型
　　 2.4.2　用戶自定義數(shù)據(jù)類型
　　 2.4.3　數(shù)據(jù)類型轉(zhuǎn)換
　 2.5　運(yùn)算符
　　 2.5.1　算術(shù)運(yùn)算符
　　2.5.2　邏輯運(yùn)算符
　　 2.5.3　關(guān)系運(yùn)算符
　　 2.5.4　其他運(yùn)算符
　　 2.5.5　運(yùn)算優(yōu)先級(jí)
　　2.6　VHDL數(shù)據(jù)對(duì)象
　　 2.6.1　常量
　　 2.6.2　變量
　　 2.6.3　信號(hào)
　　 2.6.4　信號(hào)與變量的比較
　　2.7　VHDL基本語(yǔ)句
　　 2.7.1　并行語(yǔ)句
　 　2.7.2　順序語(yǔ)句
　 　2.7.3　屬性描述語(yǔ)句
　　2.8　測(cè)試基準(zhǔn)
　　2.9　VHDL程序的其他構(gòu)件
　2.9.1　塊
　 2.9.2　函數(shù)
　 2.9.3　過(guò)程
　 2.9.4　程序包
　 2.10　結(jié)構(gòu)體的描述方法
　第3章　組合邏輯模塊
　　3.1　簡(jiǎn)單組合邏輯模塊
　　3.2　譯碼器
　　3.3　優(yōu)先級(jí)編碼器
　　3.4　補(bǔ)碼器
　　3.5　三態(tài)門
　　3.6　總線緩沖器
　　3.7　多路選擇器
　　3.8　全加器
　　3.9　串行進(jìn)位加法器
　　3.10　并行進(jìn)位加法器
　　3.11 比較器
　　3.12　只讀存儲(chǔ)器
　　3.13　隨機(jī)存儲(chǔ)器
　第4章　同步時(shí)序電路設(shè)計(jì)
　　4.1 時(shí)序電路的特點(diǎn)與組成
　　4.2　設(shè)計(jì)舉例—3位計(jì)數(shù)器
　　4.3　時(shí)序電路描述方法
　　 4.3.1　ASM圖的組成
　　 4.3.2　自動(dòng)售郵票機(jī)
　　 4.3.3　狀態(tài)分配與編碼
　　 4.3.4　狀態(tài)最少化
　　4.4　ASM圖的硬件實(shí)現(xiàn)
　　……
　第5章　基本時(shí)序邏輯電路
　第6章　仿真
　第7章　綜合
　第8章　數(shù)字系列設(shè)計(jì)方法
實(shí)踐篇
　第9章　可編程邏輯器件
　第10章　基于CPLD/FPGA的數(shù)字系統(tǒng)設(shè)計(jì)
　第11章　組合邏輯電路實(shí)驗(yàn)
　第12章　時(shí)序電路實(shí)驗(yàn)
　第13章　綜合性設(shè)計(jì)實(shí)驗(yàn)
參考文獻(xiàn)