EDA技術(shù)實用教程

第1章 eda技術(shù)概述
1．1 eda技術(shù)及其發(fā)展
1．1．1 eda技術(shù)的涵義
1．1．2 eda技術(shù)的發(fā)展史
1．2 eda設(shè)計流程
1．3 eda技術(shù)的主要內(nèi)容及主要的eda廠商
1．3．1 eda技術(shù)的主要內(nèi)容
1．3．2 主要eda廠商概述
1．4 常用的eda工具
1．5 eda技術(shù)的發(fā)展趨勢
1．5．1 可編程器件的發(fā)展趨勢
1．5．2 軟件開發(fā)工具的發(fā)展趨勢
1．5．3 輸入方式的發(fā)展趨勢
1．6 eda技術(shù)的應(yīng)用
1．6．1 eda技術(shù)的應(yīng)用形式
1．6．2 eda技術(shù)的應(yīng)用場合
本章小結(jié)
思考題和習(xí)題
第2章 vhdl硬件描述語言
2．1 vhdl概述
2．1．1 常用硬件描述語言簡介
2．1．2 vhdl及其優(yōu)點
2．1．3 vhdl程序設(shè)計約定
2．1．4 vhdl程序設(shè)計舉例
2．2 vhdl程序基本結(jié)構(gòu)
2．2．1 實體
2．2．2 結(jié)構(gòu)體
2．2．3 庫
2．2．4 程序包
2．2．5 配置
2．3 vhdl語言要素
2．3．1 vhdl文字規(guī)則
2．3．2 vhdl數(shù)據(jù)對象
2．3．3 vhdl數(shù)據(jù)類型
2．3．4 運算操作符
2．3．5 vhdl語言結(jié)構(gòu)體的描述方式
2．4 vhdl順序語句
2．4．1 等待語句和斷言語句
2．4．2 賦值語句
2．4．3 轉(zhuǎn)向控制語句
2．4．4 子程序調(diào)用語句
2．4．5 返回語句
2．5 vhdl并行語句
2．5．1 進程語句
2．5．2 塊語句
2．5．3 并行信號賦值語句
2．5．4 并行過程調(diào)用語句
2．5．5 元件例化語句
2．5．6 生成語句
本章小結(jié)
思考題和習(xí)題
第3章 quartus Ⅱ軟件及其應(yīng)用
3．1 quartus Ⅱ的使用及設(shè)計流程
3．1．1 quartus Ⅱ的圖形編輯輸入法
3．1．2 quartus Ⅱ的文本編輯輸入法
3．2 quartus Ⅱ設(shè)計正弦信號發(fā)生器
3．2．1 創(chuàng)建工程和編輯設(shè)計文件
3．2．2 編譯
3．2．3 正弦信號數(shù)據(jù)rom定制
3．2．4 仿真
3．2．5 測試
3．2．6 配置器件
3．3 matlab／dsp builder設(shè)計可控正弦信號發(fā)生器
3．3．1 建立設(shè)計模型
3．3．2 simulink模型仿真
3．3．3 signalcompiler編譯
3．3．4 使用quartus Ⅱ?qū)崿F(xiàn)時序仿真
3．3．5 使用quartus Ⅱ進行硬件測試
與硬件實現(xiàn)
本章小結(jié)
思考題和習(xí)題
第4章vhdl應(yīng)用實例
4．1 組合邏輯電路設(shè)計
4．1．1 基本門電路
4．1．2 譯碼器
4．1．3 編碼器
4．1．4 數(shù)值比較器
4．1．5 數(shù)據(jù)選擇器
4．1．6 算術(shù)運算電路
4．1．7 三態(tài)門及總線緩沖器
4．2 時序邏輯電路設(shè)計
4．2．1 時鐘信號和復(fù)位信號
4．2．2 觸發(fā)器
4．2．3 寄存器和移位寄存器
4．2．4 計數(shù)器
4．2．5 序列信號發(fā)生器和檢測器
4．3 存儲器設(shè)計
4．3．1 只讀存儲器rom
4．3．2 隨機存儲器ram
4．4 狀態(tài)機設(shè)計
4．4．1 摩爾型狀態(tài)機
4．4．2 米立型狀態(tài)機
本章小結(jié)
思考題和習(xí)題
第5章 大規(guī)模可編程邏輯器件
5．1 可編程邏輯器件概述
5．2 簡單可編程邏輯器件
5．3 復(fù)雜可編程邏輯器件
5．3．1 cpld的基本結(jié)構(gòu)
5．3．2 altera公司的器件
5．4 現(xiàn)場可編程門陣列
5．4．1 fpga的整體結(jié)構(gòu)
5．4．2 xilinx公司的’fpga器件
5．4．3 fpga的配置
5．5 在系統(tǒng)可編程邏輯器件
5．5．1 isplsi／plsi的結(jié)構(gòu)
5．5．2 lattice公司isplsi系列器件
5．6 fpga和cpi。d的開發(fā)應(yīng)用選擇
5．6．1 fpga和cpl|d的性能比較
5．6．2 fpga和cpld的開發(fā)應(yīng)用選擇
本章小結(jié)
思考題和習(xí)題
第6章 常用印a工具軟件
6．1 altera max+plus Ⅱ的使用
6．1．1 max+plus Ⅱ功能簡介
6．1．2 max+plus Ⅱ設(shè)計流程
6．1．3 max+plus Ⅱ設(shè)計舉例
6．2 xilinx foundation的使用
6．2．1 foundation設(shè)計流程
6．2．2．foundation設(shè)計舉例
6．3 modelsim的使用
6．3．1 modelsim的使用方法
6．3．2 modelsim與max-+iplus Ⅱ的接口
6．3．3 modelsim交互命令方式仿真
6．3．4 modelsim批處理工作方式。
本章小結(jié)
思考題和習(xí)題
第7章 eda技術(shù)綜合設(shè)計應(yīng)用
7．1 數(shù)字鬧鐘的設(shè)計
7．1．1 系統(tǒng)的設(shè)計要求
7．1．2 系統(tǒng)的總體設(shè)計
7．1．3 鬧鐘控制器的設(shè)計
7．1．4 譯碼器的設(shè)計
7．1．5 鍵盤緩沖器(預(yù)置寄存器)的設(shè)計
7．1．6 鬧鐘寄存器的設(shè)計
7．1．7 時間計數(shù)器的設(shè)計
7．1．8 顯示驅(qū)動器的設(shè)計
7．1．9 分頻器的設(shè)計
7．1．10 系統(tǒng)的整體組裝
7．1．11 系統(tǒng)的硬件驗證
7．2 多功能信號發(fā)生器的設(shè)計
7．2．1 設(shè)計要求
7．2．2 設(shè)計實現(xiàn)
7．2．3 系統(tǒng)仿真
7．3 序列檢測器的設(shè)計
7．3．1 設(shè)計思路
7．3．2 vhdl程序?qū)崿F(xiàn)
7．3．3 硬件邏輯驗證
7．4 交通燈信號控制器的設(shè)計
7．4．1 設(shè)計思路
7．4．2 vhdl程序?qū)崿F(xiàn)
7．4．3 硬件邏輯驗證
7．5 空調(diào)系統(tǒng)有限狀態(tài)自動機的設(shè)計
7．5．1 設(shè)計思路
7．5．2 vhdl程序?qū)崿F(xiàn)
7．6 電梯控制系統(tǒng)的設(shè)計
7．6．1 設(shè)計要求
7．6．2 設(shè)計實現(xiàn)
7．6．3 系統(tǒng)仿真
7．7 步進電機控制電路的設(shè)計
7．7．1 步進電機的工作原理
7．7．2 驅(qū)動電路的組成及vhdl實現(xiàn)
7．8 智力競賽搶答器的設(shè)計
7．8．1 設(shè)計思路
7．8．2 vhdl程序?qū)崿F(xiàn)
7．9 單片機與fpga／cpld總線接口的設(shè)計
7．9．1 設(shè)計思路
7．9．2 vhdl程序?qū)崿F(xiàn)
本章小結(jié)
思考題和習(xí)題
第8章 eda實驗開發(fā)系統(tǒng)
8．1 gw48型eda實驗開發(fā)系統(tǒng)原理與使用
8．1．1 系統(tǒng)性能及使用注意事項
8．1．2 系統(tǒng)工作原理
8．1．3 系統(tǒng)主板結(jié)構(gòu)與使用方法
8．2 gw48實驗電路結(jié)構(gòu)圖
8．2．1 實驗電路信號資源符號圖說明
8．2．2各實驗電路結(jié)構(gòu)圖特點與適用范圍簡述
8．3 gw48系統(tǒng)結(jié)構(gòu)圖信號名與芯片引腳對照表
8．4 gwdvp—b電子設(shè)計競賽應(yīng)用板 使用說明
8．5 gw48型eda實驗開發(fā)系統(tǒng)使用實例
本章小結(jié)
思考題和習(xí)題
第9章 eda技術(shù)實驗
實驗1 8位全加器的設(shè)計
實驗2 組合邏輯電路的設(shè)計
實驗3 觸發(fā)器功能的模擬實現(xiàn)
實驗4 計數(shù)器的設(shè)計
實驗5 計數(shù)譯碼顯示電路
實驗6 數(shù)字鐘綜合實驗
實驗7 序列檢測器的設(shè)計
實驗8 簡易彩燈控制器
實驗9 正負脈寬數(shù)控調(diào)制信號發(fā)生器的設(shè)計
實驗10 數(shù)字秒表的設(shè)計
實驗11 交通燈信號控制器的設(shè)計
實驗12 模擬信號檢測
實驗13 4位十進制頻率計設(shè)計
實驗14 vga顯示器彩條信號發(fā)生設(shè)計
實驗15 a／d轉(zhuǎn)換控制器的設(shè)計
實驗16 音樂發(fā)生器的設(shè)計
第10章 eda技術(shù)在全國大學(xué)生電子設(shè)計競賽中的應(yīng)用
10．1 等精度頻率計設(shè)計
10．1．l 系統(tǒng)設(shè)計要求
10．1．2 系統(tǒng)組成
10．1．3 工作原理
10．1．4 fpga開發(fā)的vhdl設(shè)計
10．1．5 系統(tǒng)仿真
10．1．6 系統(tǒng)測試與硬件驗證
10．1．7 設(shè)計技巧分析及系統(tǒng)擴展思路
10．2 測相儀設(shè)計
10．2．1 測相儀工作原理及實現(xiàn)
10．2．2 系統(tǒng)測試
10．3 基于dds的數(shù)字移相正弦信號發(fā)生器設(shè)計
10．3．1 系統(tǒng)設(shè)計要求
10．3．2 系統(tǒng)設(shè)計方案
10．3．3 dds內(nèi)部主要模塊的vhdl程序?qū)崿F(xiàn)
10．3．4 系統(tǒng)仿真與硬件驗證
10．3．5 設(shè)計技巧分析與系統(tǒng)擴展思路
10．4 邏輯分析儀設(shè)計
10．4．1 設(shè)計任務(wù)
lo．4．2 設(shè)計基本要求
10．4．3 設(shè)計實現(xiàn)
附錄 常用fpga／cpld管腳圖
參考文獻