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內(nèi)容簡介

　　在電子線路設計領域中，設計自動化工具已經(jīng)逐步為設計者所接受，它必將取代人工設計方法，成為主要的設計手段。目前，VHDL已成為許多設計自動化工具普遍采用的標準化硬件描述語言。掌握VHDL語言，用VHDL語言設計電子線路，是電子線路設計者必須掌握的基本技能。VHDL語言功能強，覆蓋面大，靈活性高，便對于初學者來說，用VHDL語言描述電路有很大難度。為解決這個問題，本書除了介紹VHDL基本語法和基本概念之外，還從實際需要出發(fā)，著重介紹了各種不同電路結(jié)構(gòu)的描述方法，介紹了目前廣泛流行的幾種實用綜合工具的不同要求，有利于讀者很快學會使用VHDL描述實際電路，具有很好的實用性。本書可作為高等學校計算機和電子工程專業(yè)的教材，也可供有關(guān)工程技術(shù)人員學習和參考。

作者簡介

暫缺《用VHDL 設計電子線路》作者簡介

圖書目錄

序言
譯者序
1  概  述
1. 1  為什么要用VHDL
1. 2  開發(fā)流程
1. 3  歷史
1. 4  綜合
習題
2  VHDL簡介
2. 1  VHDL語言的抽象
2. 1. 1  模擬
2. 1. 2  描述電子線路的其他語言
2. 2  設計層次--降低復雜性
2. 3  VHDL元件
2. 3. 1  實體
2. 3. 2  結(jié)構(gòu)體
習題
參考文獻
3  并行VHDL
3. 1  信號賦值
3. 2  傳輸延遲與慣性延遲
3. 3  并行性
3. 4  8時間
3. 5  when語句
3. 6  with語句
3. 7  多路器行為模型實例
3. 8  類屬
3. 9  斷言語句--VHDL中的出錯處理
3. 10  行為與數(shù)據(jù)流
3. 11  對象. 類和類型
3. 11. 1  數(shù)據(jù)類型
3. 11. 2  可綜合的數(shù)據(jù)類型
3. 12  向量賦值
3. 12. 1  位串文字
3. 12. 2  數(shù)組的片
3. 12. 3  連接運算
3. 12. 4  聚合
3. 12. 5  類型限定
3. 13  高級數(shù)據(jù)類型
3. 13. 1  子類型
3. 13. 2  多維數(shù)組
3. 13. 3  記錄
3. 14  別名
3. 15  關(guān)系運算符
3. 16  算術(shù)運算符
3. 17  初值
習題
4  順序VHDL
4. 1  并行的和順序的數(shù)據(jù)處理
4. 2  信號與變量的賦值語句
4. 3  進程語句
4. 3. 1  組合進程
4. 3. 2  時鐘進程
4. 4  if語句
4. 5  case語句
4. 6  多次賦值
4. 7  null語句
4. 8  wait語句
4. 9  loop語句
4. 9. 1  forloop
4. 9. 2  while loop
4. 10  延緩進程
4. 11  預定義信號屬性
4. 12  時鐘進程中不同的時鐘描述方法
4. 13  異步復位和同步復位
4. 13. 1  異步復位
4. 13. 2  同步復位
4. 14  鎖存器
習題
5  設計庫. 程序包與子程序
5. 1  設計庫
5. 2  程序包
5. 3  子程序
5. 3. 1  過程
5. 3. 2  函數(shù)
5. 3. 3  決斷函數(shù)
5. 4  重載
5. 5  類型轉(zhuǎn)換
5. 6  移位操作
習題
6  結(jié)構(gòu)VHDL
6. 1  元件說明
6. 2  元件指定
6. 3  端口匹配命令
6. 3. 1  無連接輸出
6. 3. 2  無連接輸入
6. 4  類屬匹配命令
6. 5  生成語句
6. 6  配置
6. 7  直接例化(VHDL-93)
6. 8  程序包中的元件
習題
7  RAM與ROM
7. 1  ROM
7. 1. 1  使用數(shù)組常量
7. 1. 2  例化一個指定工藝的ROM
7. 1. 3  總結(jié)
7. 2  RAM
7. 2. 1  使用寄存器
7. 2. 2  例化RAM
習題
8  測試墓準
8. 1  不同級別的測試基準
8. 2  上拉或下拉
8. 3  幾個元件用同一個測試基準
8. 4  波形發(fā)生器
8. 5  TextIO
習題
9　有限狀態(tài)機
9. 1  Moore型狀態(tài)機
9. 2  Mealy型狀態(tài)機
9. 3  Mealy型和Moore型狀態(tài)機的變種
9. 4  直接把狀態(tài)作為輸出信號的狀態(tài)機
9. 5  用時鐘同步輸出信號的Moore型狀態(tài)機
9. 6  用時鐘同步輸出信號的Mealy型狀態(tài)機
9. 7  狀態(tài)編碼
9. 8  剩余狀態(tài)
9. 9  如何寫出最合適的VHDL狀態(tài)機描述
9. 10  異步狀態(tài)機
習題
10  寄存器傳輸級綜合
10. 1  優(yōu)化和映射
10. 2  約束條件
10. 2. 1  定義時鐘輸入信號
lo. 2. 2  定義輸入和輸出延遲
10. 2. 3  假通路
10. 2. 4  面積約束
10. 2. 5  設計約束
10. 3  最好情況的優(yōu)化
10. 4  綜合工具達不到優(yōu)化目標時應采取的措施
10. 5  小結(jié)
11  設計方法學
11. 1  自頂向下的設計流程
11. 2  驗證
11. 2. 1  各種級別模擬的小結(jié)
11. 2. 2  模擬速度
11. 2. 3  形式驗證
11. 2. 4  驗證方法推薦
11. 3  寫出可綜合的寄存器傳輸級VHDL代碼
11. 4  FPGA
12  測試方法學
12. 1  掃描設計方法學
12. 1. 1  多路掃描
12. 1. 2  時鐘掃描
12. 1. 3  電平敏感掃描設計
12. 2  全掃描和部分掃描
12. 3  ATPG設計規(guī)則
12. 3. 1  寫出可測電路的VHDL代碼
12. 4  邊界掃描
12. 5  附加測試向量
13  樣機的快速研制
13. 1  簡介
13. 2  實時核心電路簡介
13. 3  開發(fā)系統(tǒng)
13. 4  開發(fā)步驟
13. 5  進一步閱讀
14  VHDL設計中的常見錯誤及其避免方法
14. 1  信號和變量
14. 2  邏輯綜合和敏感信號表
14. 3  buffer模式和內(nèi)部虛擬信號
14. 4  保留字downto和to的用法
14. 5  不完全定義的組合進程
15  設計舉例和設計技巧
15. 1  加法器
15. 1. 1  帶進位輸入的1位加法器
15. 1. 2  帶進位輸入的8位加法器
15. 1. 3  帶進位的通用加法器
15. 1. 4  長度為4的向量加法／減法器
15. 2  向量乘法器
15. 3  資源共享
15. 3. 1  能夠共享一個加法器的例子
15. 3. 2  不能共享同一個加法器的例子
15. 4  比較器
15. 5  多路選擇器和譯碼器
15. 5. 1  2選1多路選擇器
15. 5. 2  8選1多路選擇器
15. 5. 3  3到8譯碼器
15. 6  寄存器
15. 6. 1  帶異步復位的觸發(fā)器
15. 6. 2  帶同步復位的觸發(fā)器
15. 6. 3  帶異步復位和置位的觸發(fā)器
15. 6. 4  帶使能和異步復位的8位寄存器
15. 7  邊沿控制的脈沖發(fā)生器
15. 8  計數(shù)器
15. 8. 1  帶使能和進位輸出的3位計數(shù)器
15. 8. 2  增1／減1計數(shù)器(3位)
15. 8. 3  并行加載的通用(帶有類屬參數(shù))增1／減1計數(shù)器
15. 9  移位寄存器
15. 9. 1  串行輸入數(shù)據(jù)／并行輸出數(shù)據(jù)的移位寄存器（4位）
15. 9. 2  并行加載／串行輸出的移位寄存器(4位)
15. 10  濾波器
15. 10. 1  多數(shù)決定的數(shù)字濾波器(4輸入)
15. 10. 2  數(shù)字加法濾波器(4輸入)
15. 11  分頻器
16  開發(fā)工具
16. 1  Synopsys
16. 1. 1  VHDL編譯器和設計分析器
16. 1. 2  設計元件庫
16. 1. 3  設計編譯器
16. 1. 4  ATPG工具
16. 1. 5  FPGA編譯器
16. 1. 6  VHDL模擬器
17  行為綜合
17. 1  簡介
17. 1. 1  術(shù)語簡介
17. 2  握手信號
17. 2. 1  單向握手信號
17. 2. 2  雙向握手信號
17. 3  行為綜合/RTL綜合的實例-FIR濾波器
18  實驗指示書
18. 1  使用ViewLogic工具作實驗
18. 2  使用ViewLogic綜合工具和Mentor Graphics的VHDL模擬器作實驗
18. 3  Synopsys用戶的Script文件
18. 4  實驗作業(yè)
19  解  答
19. 1  部分習題的解答
第1章
第2章
第3章
第4章
第5章
第6章
第7章
第8章
第9章
19. 2  針對Synopsys和Autologic 2的實驗解答
實驗1
實驗2
實驗2　附加練習
實驗3
實驗3　附加練習
實驗4
實驗4　附加練習
實驗5
實驗6
實驗6　附加練習
實驗7
實驗8
19. 3  針對VIEWLOGIC的實驗解答
實驗1
實驗2
實驗2　附加練習
實驗3
實驗3　附加練習
實驗4
實驗4　附加練習
實驗5
實驗6
實驗6　附加練習
實驗7
實驗8
附錄A  VHDL語法
A. 1  庫單元
A. 1. 1  實體說明
A. 1. 2  結(jié)構(gòu)體
A. 1. 3  程序包說明
A. 1. 4  程序包體
A. 1. 5  配置說明
A. 2  說明
A. 2. 1  別名說明
A. 2. 2  屬性說明
A. 2. 3  元件說明
A. 2. 4  常量說明
A. 2. 5  文件說明
A. 2. 6  信號說明
A. 2. 7  子程序說明
A. 2. 8  子程序體
A. 2. 9  子類型說明
A. 2. 10  類型說明
A. 2. 11  變量說明
A. 3  順序語句
A. 3. 1  assert語句
A. 3. 2  case語句
A. 3. 3  exit語句
A. 3. 4  if語句
A. 3. 5  loop語句
A. 3. 6  next語句
A. 3. 7  null語句
A. 3. 8  return語句
A. 3. 9  信號賦值語句
A. 3. 10  變量賦值語句
A. 3. 11  wait語句
A. 4  并行語句
A. 4. 1  assert語句
A. 4. 2  block語句
A. 4. 3  元件例化語句
A. 4. 4  generate語句
A. 4. 5  process語句
A. 4. 6  信號賦值語句
A. 4. 7  with select語句
A. 4. 8  when else語句
附錄B  VHDL程序包
B. 1  標準程序包
B. 2  IEEE程序包
B. 2. 1  std_logic_1164
B. 2. 2  std_logic_unsigned
B. 2. 3  std_logic_signed
附錄C  VHDL-87關(guān)鍵字
附錄D  VHDL-93增加的關(guān)鍵字
英漢詞匯對照表