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內(nèi)容簡(jiǎn)介

　　本書是《數(shù)字系統(tǒng)設(shè)計(jì)——Verilog實(shí)現(xiàn)》（夏宇聞編著）的配套輔導(dǎo)用書，為想真正掌握VerilogHDL設(shè)計(jì)方法的讀者精心設(shè)計(jì)了豐富的上機(jī)練習(xí)和范例，并附有常用語(yǔ)法手冊(cè)，能有效地幫助讀者理解主教材中講解的知識(shí)，并將其用到實(shí)踐當(dāng)中去。本書可以與主教材配套使用，也可單獨(dú)作為高等學(xué)校電子信息、計(jì)算機(jī)等相關(guān)專業(yè)本科生和研究生學(xué)習(xí)數(shù)字電路設(shè)計(jì)的參考用書，也可供其他工程設(shè)計(jì)人員參考使用。...

作者簡(jiǎn)介

暫缺《Verilog HDL實(shí)驗(yàn)練習(xí)與語(yǔ)法手冊(cè)》作者簡(jiǎn)介

圖書目錄

第一部分設(shè)計(jì)示范與實(shí)驗(yàn)練習(xí)
練習(xí)一簡(jiǎn)單的組合邏輯設(shè)計(jì)
練習(xí)二簡(jiǎn)單分頻時(shí)序邏輯電路的設(shè)計(jì)
練習(xí)三利用條件語(yǔ)句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路
練習(xí)四阻塞賦值與非阻塞賦值的區(qū)別
練習(xí)五用always塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路
練習(xí)六在Verilog HDL中使用函數(shù)，
練習(xí)七在Verilog HDL中使用任務(wù)task聲明語(yǔ)句
練習(xí)八利用有限狀態(tài)機(jī)進(jìn)行時(shí)序邏輯的設(shè)計(jì)
練習(xí)九利用狀態(tài)機(jī)實(shí)現(xiàn)比較復(fù)雜的接口設(shè)計(jì)
練習(xí)十通過(guò)模塊實(shí)例調(diào)用實(shí)現(xiàn)大型的設(shè)計(jì)
練習(xí)十一簡(jiǎn)單卷積器的設(shè)計(jì)
練習(xí)十二利用SRAM設(shè)計(jì)一個(gè)FIFO
第二部分 Verilog硬件描述語(yǔ)言參考手冊(cè)
一、關(guān)于IEEE 1364標(biāo)準(zhǔn)
二、Verilog簡(jiǎn)介
三、語(yǔ)法總結(jié)
四、編寫Verilog HDL源代碼的標(biāo)準(zhǔn)
五、設(shè)計(jì)流程
六、按字母順序查找部分
七、編譯器指示
八、系統(tǒng)任務(wù)和函數(shù)
第三部分 IEEE Verilog1364-2001標(biāo)準(zhǔn)簡(jiǎn)介
一、Verilog語(yǔ)言發(fā)展歷史回顧
二、IEEE1364-2001 Verilog標(biāo)準(zhǔn)的目標(biāo)
三、新標(biāo)準(zhǔn)使建模性能得到很大提高
四、提高了ASIC/FPGA應(yīng)用的正確性
五、編程語(yǔ)言接口（PLI）方面的改進(jìn)
六、總結(jié)
附錄一 A/D轉(zhuǎn)換器的Verilog HDL模型和建立模型所需要的技術(shù)參數(shù)
附錄二 2K*8位異步CMOS靜態(tài)RAM HM-65162
參考文獻(xiàn)