EDA技術(shù)及其應(yīng)用

第1章 緒論
1.1 集成電路設(shè)計(jì)方法與設(shè)計(jì)手段2
1.1.1 原始的手工設(shè)計(jì)2
1.1.2 計(jì)算機(jī)輔助設(shè)計(jì)CAD2
1.1.3 電子設(shè)計(jì)自動(dòng)化EDA3
1.1.4 電子系統(tǒng)設(shè)計(jì)自動(dòng)化ESDA3
1.1.5 用戶現(xiàn)場(chǎng)可編程器件FPGA4
1.2 設(shè)計(jì)過(guò)程4
1.3 集成電路設(shè)計(jì)的層次5
1.4 ASIC設(shè)計(jì)的技術(shù)發(fā)展6
1.4.1 ASIC及其設(shè)計(jì)流程8
1.4.2 ASIC設(shè)計(jì)方法8
1.4.3 一般的ASIC設(shè)計(jì)流程10

第2章 EDA基礎(chǔ)
2.1 EDA的定義12
2.2 EDA技術(shù)的發(fā)展歷程12
2.3 EDA技術(shù)的基本特征12
2.4 EDA技術(shù)的基本工具13
2.4.1 常用EDA工具13
2.4.2 設(shè)計(jì)輸入編輯器13
2.4.3 HDL綜合器14
2.4.4 仿真器15
2.4.5 適配器（布局、布線器）16
2.4.6 下載器17
2.5 EDA技術(shù)的基本設(shè)計(jì)思路17
2.5.1 EDA技術(shù)的電路級(jí)設(shè)計(jì)17
2.5.2 EDA技術(shù)的系統(tǒng)級(jí)設(shè)計(jì)18
2.6 EDA設(shè)計(jì)流程18
2.6.1 設(shè)計(jì)輸入（原理圖/HDL文本編輯）19
2.6.2 綜合過(guò)程20
2.6.3 適配器21
2.6.4 時(shí)序仿真與功能仿真21
2.6.5 編程下載22
2.6.6 硬件測(cè)試22
2.7 EDA技術(shù)的發(fā)展趨勢(shì)22
2.8 FPGA/CPLD芯片內(nèi)部組成結(jié)構(gòu)23
2.8.1 基于乘積項(xiàng)的PLD結(jié)構(gòu)23
2.8.2 乘積項(xiàng)結(jié)構(gòu)PLD的邏輯實(shí)現(xiàn)原理24
2.8.3 查找表的原理與結(jié)構(gòu)25
2.8.4 基于查找表的FPGA的結(jié)構(gòu)26
2.8.5 查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)原理29

第3章 數(shù)字系統(tǒng)硬件設(shè)計(jì)基礎(chǔ)
3.1 概述30
3.1.1 由底向上的設(shè)計(jì)30
3.1.2 由頂向下的設(shè)計(jì)30
3.2 硬件描述語(yǔ)言31
3.2.1 VHDL語(yǔ)言概述32
3.2.2 VHDL語(yǔ)言特點(diǎn)32
3.2.3 VHDL語(yǔ)言描述方法33
3.3 自頂向下技術(shù)的設(shè)計(jì)流程及關(guān)鍵技術(shù)37
3.3.1 系統(tǒng)設(shè)計(jì)38
3.3.2 系統(tǒng)的綜合優(yōu)化39
3.3.3 系統(tǒng)實(shí)現(xiàn)40
3.4 設(shè)計(jì)描述風(fēng)格模型40
3.5 VHDL綜合41

第4章 VHDL語(yǔ)言基本結(jié)構(gòu)
4.1 VHDL語(yǔ)言概述44
4.1.1 設(shè)計(jì)實(shí)體和結(jié)構(gòu)體的概念44
4.1.2 結(jié)構(gòu)和行為47
4.1.3 數(shù)據(jù)類(lèi)型與對(duì)象49
4.1.4 VHDL主要組成部分50
4.1.5 設(shè)計(jì)庫(kù)51
4.2 VHDL的結(jié)構(gòu)描述52
4.2.1 結(jié)構(gòu)描述的基本特征53
4.2.2 規(guī)則結(jié)構(gòu)58
4.2.3 配置指定62
4.3 VHDL語(yǔ)言構(gòu)造體的子結(jié)構(gòu)描述64
4.3.1 Block語(yǔ)句結(jié)構(gòu)描述64
4.3.2 進(jìn)程（Process）語(yǔ)句結(jié)構(gòu)描述66
4.4 子程序67
4.4.1 過(guò)程語(yǔ)句67
4.4.2 函數(shù)語(yǔ)句69
4.5 包集合、庫(kù)及配置72
4.5.1 庫(kù)72
4.5.2 包集合74
4.5.3 配置78

第5章 VHDL語(yǔ)言數(shù)據(jù)類(lèi)型及運(yùn)算操作符
5.1 VHDL語(yǔ)言的數(shù)據(jù)類(lèi)型84
5.1.1 標(biāo)準(zhǔn)的數(shù)據(jù)類(lèi)型84
5.1.2 用戶定義的數(shù)據(jù)類(lèi)型86
5.1.3 用戶定義子類(lèi)型88
5.1.4 數(shù)據(jù)類(lèi)型的限定和轉(zhuǎn)換89
5.2 VHDL語(yǔ)言的客體及其分類(lèi)90
5.2.1 常數(shù)90
5.2.2 變量91
5.2.3 信號(hào)91
5.2.4 信號(hào)與變量值代入的區(qū)別92
5.3 VHDL語(yǔ)言的運(yùn)算操作符92
5.3.1 邏輯運(yùn)算符93
5.3.2 算術(shù)運(yùn)算符94
5.3.3 關(guān)系運(yùn)算符94
5.3.4 連接運(yùn)算符95

第6章 VHDL語(yǔ)言主要描述語(yǔ)句
6.1 順序描述語(yǔ)句96
6.1.1 進(jìn)程96
6.1.2 信號(hào)和變量的賦值97
6.1.3 進(jìn)程掛起語(yǔ)句Wait98
6.1.4 斷言語(yǔ)句Assert102
6.1.5 條件控制語(yǔ)句If102
6.1.6 條件控制語(yǔ)句Case106
6.1.7 循環(huán)控制語(yǔ)句For111
6.2 并發(fā)描述語(yǔ)句114
6.2.1 進(jìn)程語(yǔ)句114
6.2.2 并行信號(hào)賦值語(yǔ)句115
6.2.3 條件信號(hào)賦值語(yǔ)句116
6.2.4 選擇信號(hào)賦值語(yǔ)句118
6.2.5 并發(fā)過(guò)程調(diào)用語(yǔ)句119
6.2.6 塊語(yǔ)句120
6.3 Attribute描述與定義語(yǔ)句124
6.3.1 數(shù)值類(lèi)屬性124
6.3.2 函數(shù)類(lèi)屬性125
6.3.3 信號(hào)類(lèi)屬性126
6.3.4 數(shù)據(jù)類(lèi)屬性126
6.3.5 數(shù)據(jù)區(qū)間類(lèi)屬性126
6.3.6 用戶自定義類(lèi)屬性126
6.4 Textio127
6.5 決斷信號(hào)130

第7章 基本邏輯電路設(shè)計(jì)
7.1 基本門(mén)電路133
7.1.1 反相器門(mén)電路133
7.1.2 兩輸入與門(mén)電路135
7.1.3 兩輸入與非門(mén)電路137
7.1.4 兩輸入或門(mén)電路139
7.1.5 兩輸入或非門(mén)電路142
7.1.6 兩輸入異或門(mén)電路144
7.1.7 兩輸入同或門(mén)電路146
7.1.8 四輸入與非門(mén)電路149
7.2 選擇器152
7.2.1 四選一152
7.2.2 四路選通器155
7.2.3 十六選一選擇器156
7.3 編碼器與譯碼器159
7.3.1 優(yōu)先級(jí)83編碼器159
7.3.2 74LS348編碼器162
7.3.3 138譯碼器163
7.4 加法器165
7.4.1 一位半加器165
7.4.2 一位全加器168
7.4.3 串行進(jìn)位加法器172
7.4.4 超前進(jìn)位加法器173
7.4.5 處理多個(gè)加法器的技巧175
7.4.6 八位比較器175
7.5 求補(bǔ)器178
7.6 三態(tài)門(mén)及總線緩沖器179
7.6.1 三態(tài)門(mén)電路179
7.6.2 單向總線緩沖器181
7.6.3 雙向總線緩沖器183

第8章 時(shí)序邏輯電路設(shè)計(jì)
8.1 時(shí)鐘信號(hào)和復(fù)位信號(hào)185
8.1.1 時(shí)鐘信號(hào)185
8.1.2 復(fù)位信號(hào)187
8.2 D觸發(fā)器189
8.2.1 D觸發(fā)器189
8.2.2 帶異步復(fù)位上升沿的D觸發(fā)器189
8.2.3 帶異步置位復(fù)位上升沿的D觸發(fā)器190
8.2.4 帶異步復(fù)位和輸入使能上升沿的D觸發(fā)器191
8.3 T觸發(fā)器192
8.4 RS觸發(fā)器193
8.5 JK觸發(fā)器194
8.6 寄存器196
8.6.1 4位鎖存器196
8.6.2 串行輸入、并行輸出移位寄存器196
8.6.3 通用寄存器197
8.6.4 三態(tài)8進(jìn)制D型寄存器198
8.6.5 8位同步置數(shù)、清零寄存器199
8.6.6 移位寄存器TTL164200
8.6.7 8位移位寄存器的結(jié)構(gòu)級(jí)描述201
8.6.8 桶形移位寄存器的兩種實(shí)現(xiàn)方式202
8.7 計(jì)數(shù)器206
8.7.1 帶異步清零和計(jì)數(shù)使能的8位同步二進(jìn)制計(jì)數(shù)器206
8.7.2 帶異步清零和計(jì)數(shù)使能的十進(jìn)制計(jì)數(shù)器207
8.7.3 異步計(jì)數(shù)器208
8.8 存儲(chǔ)器209
8.8.1 存儲(chǔ)器描述中的一些共性問(wèn)題209
8.8.2 ROM只讀存儲(chǔ)器210
8.8.3 RAM隨機(jī)存儲(chǔ)器212
8.8.4 基于ROM的波形產(chǎn)生器213
8.8.5 先入先出（FIFO）存儲(chǔ)器214
8.8.6 16字8位的RAM行為級(jí)描述216
8.8.7 256字8位ROM行為級(jí)描述217
8.8.8 堆棧219
8.9 綜合舉例221
8.9.1 分頻器221
8.9.2 延遲電路224
8.9.3 8位無(wú)符號(hào)乘法器225
8.9.4 使用Generate 參數(shù)的n位加法器226
8.9.5 序列檢測(cè)器227
8.9.6 16位ADC228
8.9.7 16位DAC229
8.9.8 經(jīng)典的2Process狀態(tài)機(jī)描述與Test Bench229
8.9.9 使用變量描述的狀態(tài)機(jī)231
8.9.10 異步Reset狀態(tài)機(jī)233
8.9.11 具有Moore and Mealy型輸出的狀態(tài)機(jī)234
8.9.12 多輸出邏輯的Moore型狀態(tài)機(jī)236
8.9.13 總線描述237
8.9.14 定時(shí)器的設(shè)計(jì)240
8.10 綜合245
8.10.1 RTL級(jí)描述246
8.10.2 綜合中的約束248
8.10.3 屬性描述249
8.10.4 工藝庫(kù)251
8.10.5 綜合的基本步驟252

第9章 FPGA加載綜述
9.1 FPGA 加載的數(shù)據(jù)流格式261
9.2 FPGA的上電配置過(guò)程262
9.2.1 初始化262
9.2.2 延遲配置模式262
9.2.3 啟動(dòng)263
9.2.4 啟動(dòng)時(shí)序264
9.3 FPGA加載的幾種方式264
9.3.1 主動(dòng)串行模式265
9.3.2 從動(dòng)串行模式266
9.3.3 主動(dòng)并行模式267
9.3.4 同步外圍模式268
9.3.5 異步周邊模式269
9.3.6 菊花鏈方式270
9.4 CCLK的頻率設(shè)置271
9.5 JTAG鏈及其工作方式271
9.5.1 邊界掃描簡(jiǎn)介271
9.5.2 JTAG配置可編程器件272
9.5.3 多個(gè)JTAG器件連接273
9.6 VIRTEX 芯片的加載273

第10章 軟件介紹
10.1 MAX+PLUSII軟件276
10.1.1 MAX+PLUSII概況276
10.1.2 MAX+PLUSII軟件的流程277
10.1.3 建立和編輯一個(gè)VHDL工程文件278
10.1.4 VHDL語(yǔ)言程序的編譯280
10.1.5 VHDL語(yǔ)言程序的仿真282
10.1.6 原理圖輸入法285
10.1.7 器件編程288
10.2 Active_HDL集成環(huán)境290
10.2.1 Active_HDL的VHDL語(yǔ)言設(shè)計(jì)、編譯與仿真291
10.2.2 Active_HDL的狀態(tài)機(jī)設(shè)計(jì)、編譯與仿真296
10.3 Synplify的使用302

第11章 數(shù)值系統(tǒng)的狀態(tài)模型
11.1 二態(tài)數(shù)值系統(tǒng)307
11.2 三態(tài)數(shù)值系統(tǒng)308
11.3 四態(tài)數(shù)值系統(tǒng)309
11.4 九態(tài)數(shù)值系統(tǒng)310
11.5 十二態(tài)數(shù)值系統(tǒng)312
11.6 四十六態(tài)數(shù)值系統(tǒng)313

第12章 HDL編碼風(fēng)格與編碼指南軟件介紹
12.1 HDL編碼風(fēng)格315
12.1.1 文件頭和修訂列表315
12.1.2 聯(lián)機(jī)注釋317
12.2 VHDL命名通用規(guī)則317
12.3 VHDL命名具體規(guī)則319
12.3.1 實(shí)體和結(jié)構(gòu)319
12.3.2 端口319
12.3.3 結(jié)構(gòu)體319
12.3.4 元件320
12.3.5 配置320
12.3.6 包、函數(shù)和過(guò)程320
12.3.7 枚舉、數(shù)據(jù)類(lèi)型、記錄和數(shù)組320
12.3.8 信號(hào)和變量321
12.3.9 進(jìn)程和塊321
12.3.10 測(cè)試工作臺(tái)321
12.3.11 文件和目錄結(jié)構(gòu)322
12.3.12 其他322
12.4 VHDL注釋322
12.5 VHDL代碼標(biāo)準(zhǔn)格式322
12.6 VHDL編碼指導(dǎo)324
12.6.1 通用指導(dǎo)324
12.6.2 可移植性編碼指導(dǎo)328
12.6.3 復(fù)位330
12.6.4 時(shí)鐘330
12.6.5 總線330
12.6.6 通用規(guī)則330
12.6.7 VHDL代碼指導(dǎo)原則331
12.7 VHDL保留字333
附錄中英文對(duì)照表335
習(xí)題與思考題340
參考文獻(xiàn)342