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數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL/EDA工具應(yīng)用叢書（第2版）

數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL/EDA工具應(yīng)用叢書（第2版）

定　價(jià)：￥35.00

作　者： 王金明
出版社： 電子工業(yè)出版社
叢編項(xiàng)： EDA工具應(yīng)用叢書
標(biāo)　簽： 數(shù)字系統(tǒng)設(shè)計(jì)
ISBN： 9787121014949 出版時(shí)間： 2005-09-01 包裝： 平裝
開本： 16開 頁數(shù)： 371 字?jǐn)?shù)：  

內(nèi)容簡(jiǎn)介

　　本書按照“器件—軟件—設(shè)計(jì)語言”的順序介紹數(shù)字系統(tǒng)設(shè)計(jì)的方法、CPLD/FPGA器件、典型的EDA設(shè)計(jì)軟件和VerilogHDL硬件描述語言，力求涵蓋數(shù)字系統(tǒng)開發(fā)涉及的主要技術(shù)，并在內(nèi)容上進(jìn)行取舍，做了精心的編排。本書以具體的實(shí)例，詳細(xì)介紹用QuartusII、MAX+plusII軟件進(jìn)行原理圖設(shè)計(jì)和文本設(shè)計(jì)開發(fā)的過程，對(duì)SynplifyPro/Synplify、ModelSim等專用開發(fā)工具的使用與相互接口也做了介紹。VerilogHDL數(shù)字設(shè)計(jì)是本書的重點(diǎn)，以可綜合的設(shè)計(jì)為重點(diǎn)，同時(shí)對(duì)仿真和模擬也做了深入闡述，討論了設(shè)計(jì)方法和設(shè)計(jì)優(yōu)化的問題，以大量經(jīng)過驗(yàn)證的數(shù)字設(shè)計(jì)實(shí)例為依據(jù)，全面系統(tǒng)地闡述了VerilogHDL硬件設(shè)計(jì)開發(fā)的方法與技巧。本書突出的特點(diǎn)是：著眼于實(shí)用性，緊密聯(lián)系教學(xué)和科研實(shí)際，實(shí)例豐富。全書概念清晰，語言流暢，可讀性強(qiáng)。書中加入了大量的圖和表，以增強(qiáng)表述的效果。本書可作為電子工程、通信工程、儀器儀表、數(shù)字信號(hào)處理等專業(yè)本科生和研究生的教學(xué)用書，也可供從事電路設(shè)計(jì)和系統(tǒng)開發(fā)的工程技術(shù)人員閱讀參考。

作者簡(jiǎn)介

暫缺《數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL/EDA工具應(yīng)用叢書（第2版）》作者簡(jiǎn)介

圖書目錄

第1章 EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)
  內(nèi)容提要
  1.1 引言
  1.2 EDA技巧及其發(fā)展
  1.3 數(shù)字系統(tǒng)的設(shè)計(jì)技術(shù)
  1.4 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式
  1.5 數(shù)字系統(tǒng)的設(shè)計(jì)輸入方式
  1.6 數(shù)字系統(tǒng)設(shè)計(jì)的流程
  1.7 常用的EDA設(shè)計(jì)工具
  習(xí)題
第2章 CPLD/FPGA的結(jié)構(gòu)與配置
  內(nèi)容提要
  2.1 概述
  2.2 PLD的分類
  2.3 PLD的基本結(jié)構(gòu)
  2.4 CPLD的結(jié)構(gòu)與特點(diǎn)
  2.5 FPGA的結(jié)構(gòu)與特點(diǎn)
  2.6 在系統(tǒng)編程與邊界掃描測(cè)試技術(shù)
  2.7 CPLD/FPGA器件產(chǎn)品概述
  2.8 PLD器件的發(fā)展趨勢(shì)
  習(xí)題
第3章 原理圖設(shè)計(jì)輸入方式
  內(nèi)容提要
  3.1 原理圖設(shè)計(jì)的流程
  3.2 Quartus Ⅱ原理圖設(shè)計(jì)
  3.3 MAX+plus Ⅱ原理圖設(shè)計(jì)
  3.4 基于LPM宏單元庫的設(shè)計(jì)
  習(xí)題
第4章 基于硬件描述語言的設(shè)計(jì)
  內(nèi)容提要
  4.1 基于HDL文本輸入的設(shè)計(jì)流程
  4.2 Quartus Ⅱ文本設(shè)計(jì)舉例
  4.3 MAX+plus Ⅱ文本設(shè)計(jì)舉例
  4.4 Synplify pro文本設(shè)計(jì)舉例
  4.5 Synplify文本設(shè)計(jì)舉例
  4.6 ModelSim仿真舉例
  4.7 ispLEVER文本設(shè)計(jì)舉例
  習(xí)題
第5章 Verilog HDl數(shù)字設(shè)計(jì)初步
……
第6章 Verilog HDl行為語句
第7章 Verilog HDl數(shù)字設(shè)計(jì)的層次與風(fēng)格
第8章 仿真
第9章 Verilog HDl數(shù)字電路設(shè)計(jì)實(shí)踐
第10章 設(shè)計(jì)方法與設(shè)計(jì)優(yōu)化
第11章 數(shù)字系統(tǒng)設(shè)計(jì)開發(fā)實(shí)例
第12章 實(shí)驗(yàn)與設(shè)計(jì)
附錄
參考文獻(xiàn)

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