數(shù)字系統(tǒng)設(shè)計與Verilog HDL/EDA工具應(yīng)用叢書（第2版）

第1章 EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計
  內(nèi)容提要
  1.1 引言
  1.2 EDA技巧及其發(fā)展
  1.3 數(shù)字系統(tǒng)的設(shè)計技術(shù)
  1.4 數(shù)字系統(tǒng)的實現(xiàn)方式
  1.5 數(shù)字系統(tǒng)的設(shè)計輸入方式
  1.6 數(shù)字系統(tǒng)設(shè)計的流程
  1.7 常用的EDA設(shè)計工具
  習(xí)題
第2章 CPLD/FPGA的結(jié)構(gòu)與配置
  內(nèi)容提要
  2.1 概述
  2.2 PLD的分類
  2.3 PLD的基本結(jié)構(gòu)
  2.4 CPLD的結(jié)構(gòu)與特點
  2.5 FPGA的結(jié)構(gòu)與特點
  2.6 在系統(tǒng)編程與邊界掃描測試技術(shù)
  2.7 CPLD/FPGA器件產(chǎn)品概述
  2.8 PLD器件的發(fā)展趨勢
  習(xí)題
第3章 原理圖設(shè)計輸入方式
  內(nèi)容提要
  3.1 原理圖設(shè)計的流程
  3.2 Quartus Ⅱ原理圖設(shè)計
  3.3 MAX+plus Ⅱ原理圖設(shè)計
  3.4 基于LPM宏單元庫的設(shè)計
  習(xí)題
第4章 基于硬件描述語言的設(shè)計
  內(nèi)容提要
  4.1 基于HDL文本輸入的設(shè)計流程
  4.2 Quartus Ⅱ文本設(shè)計舉例
  4.3 MAX+plus Ⅱ文本設(shè)計舉例
  4.4 Synplify pro文本設(shè)計舉例
  4.5 Synplify文本設(shè)計舉例
  4.6 ModelSim仿真舉例
  4.7 ispLEVER文本設(shè)計舉例
  習(xí)題
第5章 Verilog HDl數(shù)字設(shè)計初步
……
第6章 Verilog HDl行為語句
第7章 Verilog HDl數(shù)字設(shè)計的層次與風(fēng)格
第8章 仿真
第9章 Verilog HDl數(shù)字電路設(shè)計實踐
第10章 設(shè)計方法與設(shè)計優(yōu)化
第11章 數(shù)字系統(tǒng)設(shè)計開發(fā)實例
第12章 實驗與設(shè)計
附錄
參考文獻