現(xiàn)代邏輯設(shè)計(jì)

第1章 緒論
1.1 對書名的仔細(xì)分析
1.1.1 設(shè)計(jì)
1.1.2 邏輯設(shè)計(jì)
1.1.3 現(xiàn)代邏輯設(shè)計(jì)
1.2 邏輯設(shè)計(jì)簡史
1.3 計(jì)算
1.3.1 開關(guān)、繼電器和電路
1.3.2 晶體管
1.3.3 數(shù)字表示法
1.3.4 編碼
1.4 實(shí)例
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習(xí)題
第2章 組合邏輯
2.1 輸出是輸入的函數(shù)
2.1.1 組合邏輯的定義
2.1.2 組合邏輯實(shí)例
2.2 布爾邏輯的定律和定理
2.2.1 布爾代數(shù)的公理
2.2.2 布爾代數(shù)的定理
2.2.3 對偶定律和德摩根定律
2.3 布爾公式的實(shí)現(xiàn)
2.3.1 邏輯門
2.3.2 邏輯模塊和邏輯層次
2.3.3 時(shí)間行為和波形
2.3.4 門和連線數(shù)目的最小化
2.3.5 實(shí)例研究：七段譯碼器
2.4 兩級邏輯
2.4.1 規(guī)范形式
2.4.2 不完全確定函數(shù)
2.5 兩級簡化的動(dòng)機(jī)
2.5.1 布爾表達(dá)式的圖形化
2.5.2 布爾立方體
2.5.3 卡諾圖
2.6 多級邏輯
2.7 多級最簡的動(dòng)機(jī)
2.7.1 因式分解形式
2.7.2 多級簡化標(biāo)準(zhǔn)
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習(xí)題
第3章 組合邏輯分析
3.1 兩級簡化
3.1.1 布爾最簡的過程
3.1.2 重溫卡諾圖：五變量和六變量函數(shù)
3.2 兩級簡化的自動(dòng)化
3.2.1 Quine-McCluskey法
3.2.2 Espresso法
3.2.3 S-o-P和P-o-S邏輯網(wǎng)絡(luò)的實(shí)現(xiàn)
3.3 多級簡化
3.4 多級簡化的自動(dòng)化
3.4.1 多級邏輯優(yōu)化方法
3.4.2 多級邏輯網(wǎng)絡(luò)的實(shí)現(xiàn)
3.5 組合網(wǎng)絡(luò)的時(shí)間響應(yīng)
3.5.1 門延時(shí)
3.5.2 時(shí)間波形
3.5.3 脈沖整形電路分析
3.5.4 冒險(xiǎn)和毛刺
3.5.5 兩級網(wǎng)絡(luò)的冒險(xiǎn)檢測和消除
3.5.6 多級網(wǎng)絡(luò)的靜態(tài)冒險(xiǎn)
3.5.7 靜態(tài)無冒險(xiǎn)多級電路的設(shè)計(jì)
3.5.8 動(dòng)態(tài)冒險(xiǎn)
3.6 硬件描述語言
3.6.1 結(jié)構(gòu)描述
3.6.2 行為描述
3.6.3 延時(shí)
3.6.4 事件驅(qū)動(dòng)仿真
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習(xí)題
第4章 組合邏輯技術(shù)
4.1 歷史
4.1.1 從開關(guān)到集成電路
4.1.2 封裝邏輯、可重構(gòu)性和可編程邏輯
4.1.3 性能技術(shù)比較
4.2 基本邏輯元件
4.2.1 固定邏輯
4.2.2 查找表
4.2.3 基于模塊的邏輯
4.3 兩級和多級邏輯
4.4 其他不是門電路的邏輯
4.4.1 三態(tài)輸出
4.4.2 集電極開路輸出和線與/或邏輯
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習(xí)題
第5章 組合邏輯設(shè)計(jì)的實(shí)例研究
5.1 設(shè)計(jì)過程
5.2 簡單的過程線控問題
5.3 電話鍵盤譯碼器
5.4 閏年計(jì)算器
5.5 邏輯函數(shù)單元
5.6 加法器設(shè)計(jì)
5.6.1 半加器/全加器
5.6.2 超前進(jìn)位電路
5.6.3 選擇進(jìn)位加法器
5.6.4 BCD加法器設(shè)計(jì)
5.7 算術(shù)邏輯單元設(shè)計(jì)
5.7.1 ALU單元
5.8 組合乘法器
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習(xí)題
第6章 時(shí)序邏輯設(shè)計(jì)
6.1 基本時(shí)序邏輯單元
6.1.1 帶反饋的簡單電路
6.1.2 基本鎖存器
6.1.3 時(shí)鐘
6.1.4 鎖存器組合
6.1.5 主從鎖存器和邊沿觸發(fā)觸發(fā)器
6.1.6 時(shí)序參數(shù)定義
6.2 時(shí)序設(shè)計(jì)方法學(xué)
6.2.1 級聯(lián)觸發(fā)器及建立/保持/傳輸時(shí)間
6.2.2 時(shí)鐘漂移
6.2.3 異步輸入
6.2.4 亞穩(wěn)態(tài)和同步失敗
6.2.5 自定時(shí)和速度無關(guān)電路
6.3 寄存器
6.3.1 存儲寄存器
6.3.2 移位寄存器
6.4 硬件描述語言
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習(xí)題
第7章 有限狀態(tài)機(jī)
7.1 計(jì)數(shù)器
7.1.1 計(jì)數(shù)器設(shè)計(jì)過程
7.1.2 具有更復(fù)雜計(jì)數(shù)序列的計(jì)數(shù)器
7.1.3 自啟動(dòng)計(jì)數(shù)器
7.1.4 計(jì)數(shù)器復(fù)位
7.1.5 其他類型的計(jì)數(shù)器
7.2 狀態(tài)機(jī)的概念
7.2.1 奇性或偶性奇偶校驗(yàn)器
7.2.2 狀態(tài)機(jī)的時(shí)序
7.3 基本的FSM設(shè)計(jì)方法
7.3.1 有限狀態(tài)機(jī)設(shè)計(jì)過程
7.3.2 摩爾型和米利型狀態(tài)機(jī)
7.3.3 狀態(tài)圖表示法
7.3.4 兩種狀態(tài)機(jī)的比較
7.4 優(yōu)化的動(dòng)機(jī)
7.4.1 具有相同I/O行為的兩個(gè)狀態(tài)圖
7.4.2 最小狀態(tài)的優(yōu)點(diǎn)
7.4.3 狀態(tài)、輸入和輸出編碼
7.4.4 狀態(tài)機(jī)的分解
7.4.5 交通燈控制器
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習(xí)題
第8章 有限狀態(tài)機(jī)的分析
8.1 狀態(tài)最簡/化簡
8.1.1 行匹配法
8.1.2 蘊(yùn)含表方法
8.1.3 無關(guān)項(xiàng)存在時(shí)的等價(jià)狀態(tài)
8.1.4 狀態(tài)最簡無用時(shí)的例子W
8.2 狀態(tài)分配
8.2.1 順序編碼
8.2.2 隨機(jī)編碼
8.2.3 單點(diǎn)編碼
8.2.4 面向輸出的編碼
8.2.5 啟發(fā)式方法
8.3 有限狀態(tài)機(jī)劃分
8.3.1 引入空閑狀態(tài)來劃分有限狀態(tài)機(jī)
8.4 硬件描述語言
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習(xí)題
第9章 時(shí)序邏輯技術(shù)
9.1 基本時(shí)序邏輯元件
9.2 用計(jì)數(shù)器實(shí)現(xiàn)FSM設(shè)計(jì)
9.3 用可編程邏輯實(shí)現(xiàn)FSM設(shè)計(jì)
9.3.1 用ROM實(shí)現(xiàn)狀態(tài)機(jī)
9.3.2 基于ROM與PLA的設(shè)計(jì)的比較
9.3.3 其他可用的PAL結(jié)構(gòu)
9.4 用更復(fù)雜的可編程邏輯器件實(shí)現(xiàn)FSM設(shè)計(jì)
9.4.1 PLD：可編程邏輯器件
9.4.2 Altera可擦除可編程邏輯器件
9.4.3 Actel現(xiàn)場可編程門陣列
9.4.4 Xilinx現(xiàn)場可編程門陣列
9.5 實(shí)例研究：交通燈控制器
9.5.1 問題分解：交通燈狀態(tài)機(jī)
9.5.2 用PLA/PAL/ROM實(shí)現(xiàn)
9.5.3 用計(jì)數(shù)器實(shí)現(xiàn)
9.5.4 用FPGA實(shí)現(xiàn)
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習(xí)題
第10章 時(shí)序邏輯設(shè)計(jì)的實(shí)例研究
10.1 有限輸入串識別器
10.2 復(fù)雜的計(jì)數(shù)器
10.3 數(shù)字組合鎖
10.4 存儲控制器
10.4.1 基本RAM：1024×4位靜態(tài)RAM
10.4.2 動(dòng)態(tài)RAM
10.4.3 其他類型的DRAM
10.4.4 詳細(xì)的SRAM時(shí)序
10.4.5 簡單存儲控制器的設(shè)計(jì)
10.5 連續(xù)乘法器
10.6 串行線發(fā)送器/接收器
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習(xí)題
附錄A 數(shù)制
附錄B 基本電子線路
附錄C 觸發(fā)器類型
索引