EDA技術(shù)與VHDL（高等學校電子科學與工程教材）

目    錄第1章  概述 11.1  電子設計自動化技術(shù)及其發(fā)展 31.2  電子設計自動化應用對象 51.3  硬件描述語言 61.3.1  硬件描述語言VHDL 71.3.2  硬件描述語言的綜合 71.3.3  自頂向下設計方法 91.3.4  EDA技術(shù)設計流程 111.4  EDA技術(shù)的優(yōu)勢 121.5  面向FPGA的EDA開發(fā)流程 131.5.1  設計輸入 131.5.2  HDL綜合 151.5.3  布線布局（適配） 151.5.4  仿真 161.5.5  下載和硬件測試 161.6  專用集成電路設計流程 171.6.1  專用集成電路ASIC設計方法 171.6.2  一般設計的流程 191.7  面向FPGA的EDA開發(fā)工具 201.7.1  設計輸入編輯器 201.7.2  HDL綜合器 211.7.3  仿真器 221.7.4  適配器（布局布線器） 231.7.5  下載器（編程器） 231.8  Quartus II概述 241.9  IP（Intellectual Property）核 251.10  EDA技術(shù)的發(fā)展趨勢 27習題 28第2章  PLD硬件特性與編程技術(shù) 292.1  概論 312.1.1  PLD的發(fā)展歷程 312.1.2  PLD的分類 322.2  簡單PLD原理 332.2.1  電路符號表示 332.2.2  PROM 342.2.3  PLA 362.2.4  PAL 372.2.5  GAL 382.3  CPLD的結(jié)構(gòu)與工作原理 412.4  FPGA的結(jié)構(gòu)與工作原理 442.4.1  查找表邏輯結(jié)構(gòu) 442.4.2  Cyclone系列器件的結(jié)構(gòu)與原理 452.5  硬件測試技術(shù) 502.5.1  內(nèi)部邏輯測試 502.5.2  JTAG邊界掃描測試 512.5.3  嵌入式邏輯分析儀 542.6  FPGA/CPLD產(chǎn)品概述 542.6.1  Lattice公司的CPLD器件系列 552.6.2  Xilinx公司的FPGA和CPLD器件系列 562.6.3  Altera公司FPGA和CPLD器件系列 582.6.4  Actel公司的FPGA器件 612.6.5  Altera公司的FPGA配置方式與配置器件 622.7  編程與配置 622.7.1  JTAG方式的在系統(tǒng)編程 632.7.2  使用PC并行口配置FPGA 642.7.3  FPGA專用配置器件 662.7.4  使用單片機配置FPGA 672.7.5  使用CPLD配置FPGA 68習題 68實驗與設計 69第3章  VHDL入門 713.1  簡單組合電路的VHDL描述 733.1.1  多路選擇器的VHDL描述 733.1.2  相關語句結(jié)構(gòu)和語法說明 753.2  簡單時序電路的VHDL描述 793.2.1  D觸發(fā)器 793.2.2  D觸發(fā)器VHDL描述的語言現(xiàn)象說明 803.2.3  實現(xiàn)時序電路的不同表述 843.2.4  異步時序電路設計 863.3  含有層次結(jié)構(gòu)的VHDL描述 873.3.1  半加器描述和CASE語句 873.3.2  半加器描述 893.3.3  全加器描述和例化語句 913.4  計數(shù)器設計 933.4.1  4位加法計數(shù)器 933.4.2  整數(shù)類型 943.4.3  計數(shù)器設計的另一種表述 953.5  一般加法計數(shù)器設計 973.5.1  相關語法說明 983.5.2  程序分析 983.5.3  含并行置位的移位寄存器設計 1003.6  VHDL語句結(jié)構(gòu)與語法小結(jié) 101習題 102第4章  Quartus II的HDL輸入設計 1054.1  十進制計數(shù)器實現(xiàn)流程 1074.1.1  建立工作庫文件夾和編輯設計文件 1074.1.2  創(chuàng)建工程 1074.1.3  編譯前設置 1094.1.4  全程編譯 1114.1.5  時序仿真 1124.1.6  應用RTL電路圖觀察器 1154.2  引腳設置和下載 1164.2.1  引腳鎖定 1164.2.2  配置文件下載 1184.2.3  編程配置器件 1194.3  SignalTap II實時測試 120習題 124實驗與設計 125第5章  VHDL深入 1295.1  數(shù)據(jù)對象及其示例說明 1315.1.1  常數(shù) 1315.1.2  變量 1315.1.3  信號 1325.1.4  進程中的信號與變量賦值 1335.2  雙向和三態(tài)電路信號賦值例解 1415.2.1  三態(tài)門設計 1415.2.2  雙向端口設計 1425.2.3  三態(tài)總線電路設計 1445.3  IF語句概述 1465.4  進程語句歸納 1495.4.1  進程語句格式 1495.4.2  PROCESS組成 1505.4.3  進程要點 1505.5  并行語句例解 1525.6  仿真延時 1535.6.1  固有延時（Inertial Delay） 1545.6.2  傳輸延時（Transport Delay） 1545.6.3  仿真?（Simulation Delta） 155習題 155實驗與設計 156第6章  圖形設計方法 1636.1  設計初步 1656.2  應用宏模塊的原理圖設計 1676.2.1  測頻計數(shù)器設計 1676.2.2  頻率計主結(jié)構(gòu)電路設計 1686.2.3  時序控制電路設計 1696.2.4  頂層電路設計 170習題 171實驗與設計 172第7章  LPM參數(shù)化宏模塊應用 1737.1  宏功能模塊概述 1757.1.1  知識產(chǎn)權(quán)（IP）核的應用 1757.1.2  使用MegaWizard Plug-In Manager 1767.1.3  在Quartus II中對宏功能模塊進行例化 1767.2  LPM模塊應用實例 1777.2.1  電路設計原理 1777.2.2  定制LPM_ROM初始化數(shù)據(jù)文件 1787.2.3  定制LPM_ROM元件 1807.2.4  完成頂層設計 1847.3  在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應用 1857.4  編輯SignalTap II的觸發(fā)信號 1877.5  其他存儲器模塊的定制與應用 1887.5.1  RAM定制 1887.5.2  FIFO定制 1897.5.3  基于LPM_ROM的4位乘法器設計 1907.6  流水線乘法累加器的混合輸入設計 1907.7  LPM嵌入式鎖相環(huán)調(diào)用 1937.7.1  建立嵌入式鎖相環(huán)元件 1937.7.2  測試鎖相環(huán) 194習題 195實驗與設計 195第8章  有限狀態(tài)機設計技術(shù) 2018.1  VHDL一般狀態(tài)機 2038.1.1  類型定義語句TYPE 2038.1.2  實用狀態(tài)機的優(yōu)勢 2058.1.3  一般狀態(tài)機的結(jié)構(gòu) 2068.2  Moore狀態(tài)機設計 2098.2.1  多進程狀態(tài)機設計 2098.2.2  單進程Moore狀態(tài)機設計 2138.3  Mealy狀態(tài)機設計 2158.4  狀態(tài)機的狀態(tài)編碼 2188.4.1  狀態(tài)位直接輸出型編碼 2188.4.2  順序編碼 2208.4.3  一位熱碼編碼 2218.5  非法狀態(tài)處理 221習題 223實驗與設計 225第9章  設計優(yōu)化和時序分析 2319.1  資源優(yōu)化 2339.1.1  資源共享 2339.1.2  邏輯優(yōu)化 2359.1.3  串行化 2369.2  速度優(yōu)化 2389.2.1  流水線設計 2389.2.2  寄存器配平 2409.2.3  關鍵路徑法 2419.3 優(yōu)化設置與時序分析 2429.3.1  Settings設置 2429.3.2  HDL版本設置及Analysis & Synthesis功能 2429.3.3  Analysis & Synthesis的優(yōu)化設置 2439.3.4  適配器Fitter設置 2439.3.5  增量布局布線控制設置 2449.3.6  使用Design Assistant檢查設計可靠性 2459.3.7  時序設置與分析 2469.3.8  查看時序分析結(jié)果 2489.3.9  適配優(yōu)化設置示例 2509.3.10  Slow Slew Rate設置 2539.3.11  LogicLock優(yōu)化技術(shù) 2539.4  Chip Editor應用 2549.4.1  Chip Editor應用實例 2549.4.2  Chip Editor功能說明 2559.4.3  利用Change Manager檢測底層邏輯 257習題 259實驗與設計 260第10章  VHDL程序結(jié)構(gòu)與規(guī)則 26910.1  VHDL實體 27110.1.1  實體語句結(jié)構(gòu) 27110.1.2  參數(shù)傳遞說明語句 27110.1.3  參數(shù)傳遞映射語句 27210.1.4  端口說明語句 27410.2  VHDL結(jié)構(gòu)體 27410.3  VHDL子程序 27510.3.1  VHDL函數(shù) 27510.3.2  VHDL重載函數(shù) 27810.3.3  VHDL轉(zhuǎn)換函數(shù) 28110.3.4  VHDL決斷函數(shù) 28310.3.5  VHDL過程 28310.3.6  VHDL重載過程 28510.4  VHDL庫 28610.4.1  庫的種類 28610.4.2  庫的用法 28710.5  VHDL程序包 28910.6  VHDL配置 29110.7  VHDL文字規(guī)則 29210.7.1  數(shù)字 29210.7.2  字符串 29210.7.3  標識符 29310.7.4  下標名 29410.8  VHDL數(shù)據(jù)類型 29410.8.1  預定義數(shù)據(jù)類型 29510.8.2  IEEE預定義標準邏輯位與矢量 29710.8.3  其他預定義標準數(shù)據(jù)類型 29710.8.4  VHDL數(shù)組類型 29810.9  VHDL操作符 30110.9.1  邏輯操作符（Logical Operator） 30110.9.2  關系操作符（Relational Operator） 30310.9.3  算術(shù)操作符（Arithmetic Operator） 304習題 307實驗與設計 308第11章  VHDL語句 31711.1  順序語句 31911.1.1  賦值語句 31911.1.2  IF語句 31911.1.3  CASE語句 31911.1.4  LOOP語句 32211.1.5  NEXT語句 32311.1.6  EXIT語句 32411.1.7  WAIT語句 32511.1.8  子程序調(diào)用語句 32811.1.9  RETURN語句 33011.1.10  空操作語句 33111.2  并行語句 33111.2.1  并行信號賦值語句 33211.2.2  塊語句結(jié)構(gòu) 33511.2.3  并行過程調(diào)用語句 33811.2.4  元件例化語句 33911.2.5  生成語句 34011.2.6  REPORT語句 34411.2.7  斷言語句 34511.3  屬性描述與定義語句 347習題 350實驗與設計 352第12章  實用電路模塊設計 35512.1  步進電機細分驅(qū)動控制 35712.2  直流電機的PWM控制 36312.3  VGA彩條信號顯示控制器設計 36512.4  VGA圖像顯示控制器設計 37012.5  采用高速A/D的存儲示波器設計 37212.6  通用異步收發(fā)器設計 37512.7  信號采集與頻譜分析電路設計 38012.8  等精度頻率/相位計設計 38112.8.1  主系統(tǒng)組成 38212.8.2  測頻原理 38212.8.3  VHDL測試程序設計 38412.8.4  測試與實現(xiàn) 38712.8.5  相位測試 38812.9  DDS設計 38912.10  數(shù)字移相信號發(fā)生器設計 39412.11  PS/2鍵盤鼠標控制模塊設計 39612.12  PS/2與VGA控制顯示模塊設計 39712.13  IP核NCO數(shù)控振蕩器使用方法 397習題 403實驗與設計 404第13章  VHDL仿真 40913.1  仿真 41113.2  VHDL源程序仿真 41113.3  仿真激勵信號的產(chǎn)生 41413.4  VHDL測試基準 41613.5  VHDL系統(tǒng)級仿真 42013.6  使用ModelSim進行VHDL仿真 42113.7  VHDL的RTL表述 42613.7.1  行為描述 42713.7.2  數(shù)據(jù)流描述 42913.7.3  結(jié)構(gòu)描述 429附錄 431一、實驗電路結(jié)構(gòu)圖 435二、GW48 EDA系統(tǒng)實驗信號名與芯片引腳對照表 437參考文獻 440