邏輯設計與數(shù)字系統(tǒng)

第1章 緒論
1.1 脈沖信號
1.2 數(shù)字信號和數(shù)字電路
第2章 數(shù)制與編碼
2.1 數(shù)制
2.2 不同數(shù)制之間的相互轉換
2.3 用二進制表示的其他進制
2.4 格雷碼
2.5 字符代碼
小結
習題
第3章邏 輯代數(shù)
3.1 邏輯變量和基本的邏輯運算
3.1.1 邏輯變量
3.1.2 基本的邏輯運算
3.1.3 邏輯函數(shù)
3.2 常見的邏輯門電路
3.3 邏輯代數(shù)的基本定律和規(guī)則
3.4 常用公式
3.5 邏輯函數(shù)的標準形式
3.5.1 最小項
3.5.2 最大項
3.5.3 兩種標準形式表達式的互換
3.6 邏輯函數(shù)的代數(shù)化簡方法
3.7 邏輯函數(shù)的卡諾圖化簡法
3.8 邏輯函數(shù)的表格化簡法
3.9 VHDL硬件描述語言
3.9.1 VHDL設計描述的基本結構
3.9.2 數(shù)據(jù)類型
3.9.3 詞法
3.9.4 運算符
3.9.5 對象
3.9.6 VHDL語句
3.9.7 庫和use子句
3.9.8 設計單元舉例
3.9.9 VHDL文件及仿真實例
小結
習題
第4章 集成邏輯電路
4.1 數(shù)字集成電路的特點與分類
4.2 晶體管開關特性
4.2.1 雙極型二極管開關特性
4.2.2 雙極型晶體三極管開關特性
4.3 MOS場效應管
4.4 晶體管一晶體管邏輯電路
4.4.1 最簡單的門電路
4.4.2 TTL與非門
4.4.3 TTL門的主要參數(shù)
4.4.4 肖特基TTL電路
4.4.5 可以線或的TTL門
4.5 CMOS邏輯電路
4.5.1 CMOS反相器
4.5.2 CMOS傳輸門
4.5.3 CMOS邏輯門
4.5.4 CMOS三態(tài)門
4.6 不同邏輯系列的配合問題
小結
習題
第5章 組合邏輯電路的分析與設計
5.1 組合邏輯電路的特點
5.2 組合邏輯電路的分析
5.3 組合邏輯電路的設計
5.4 組合邏輯電路中的競爭和險象
5.4.1 競爭和險象
5.4.2 險象的類型
5.4.3 險象的消除
5.5 常見的組合邏輯電路
5.5.1 編碼器和優(yōu)先編碼器
5.5.2 譯碼器
5.5.3 多路選擇器和分路器
5.5.4 奇偶校驗器
5.5.5 數(shù)值比較器
5.5.6 加法器
5.6 組合邏輯電路的VHDL描述
5.7 迭代陣列
小結
習題
第6章 鎖存器和觸發(fā)器
6.1 時序邏輯電路的基本特性
6.2 基本R-S鎖存器
6.3 門控R-S鎖存器
6.4 D鎖存器
6.5 主從型觸發(fā)器
6.5.1 主從型R-S觸發(fā)器
6.5.2 主從型D觸發(fā)器
6.5.3 主從型J-K觸發(fā)器
6.6 邊沿觸發(fā)型觸發(fā)器
6.7 觸發(fā)器的參數(shù)和使用
6.8 觸發(fā)器的邏輯功能描述
6.8.1 R-S觸發(fā)器
6.8.2 J—K觸發(fā)器
6.8.3 D觸發(fā)器
6.8.4 鐘控T觸發(fā)器
6.8.5 邊沿觸發(fā)型T觸發(fā)器
6.9 觸發(fā)器的VHDL語句描述
小結
習題
第7章 常見的時序邏輯電路
7.1 寄存器
7.1.1 異步送數(shù)寄存器
7.1.2 同步送數(shù)寄存器
7.2 二進制計數(shù)器
7.2.1 二進制異步計數(shù)器
7.2.2 二進制同步計數(shù)器
7.2.3 中規(guī)模集成二進制計數(shù)器
7.3 任意進制計數(shù)器
7.3.1 十進制同步計數(shù)器
7.3.2 中規(guī)模集成十進制計數(shù)器
7.4 移位寄存器
7.5 移存型計數(shù)器
7.6 序列信號發(fā)生器
小結
習題
第8章 時序邏輯電路的分析與設計
8.1 時序邏輯電路的模型與分類
8.2 同步時序電路模型和功能描述
8.3 同步時序邏輯電路的分析
8.4 同步時序邏輯電路的設計
8.4.1 同步時序電路設計步驟
8.4.2 原始狀態(tài)圖和原始狀態(tài)表的構成
8.4.3 狀態(tài)化簡
8.4.4 狀態(tài)分配
8.4.5 確定激勵函數(shù)和輸出函數(shù)
8.4.6 自啟動問題
8.4.7 同步時序電路設計舉例
8.5 脈沖型異步時序邏輯電路的分析與設計
8.5.1 脈沖型異步時序電路的分析
8.5.2 脈沖型異步時序電路的設計
8.6 設計時序電路應注意的問題
小結
習題
第9章 存儲器和可編程邏輯器件
9.1 隨機存取存儲器(RAM)
9.1.1 RAM的結構和參數(shù)
9.1.2 RAM的使用
9.2 只讀存儲器(ROM)
9.2.1或門和或非門電路
9.2.2 內(nèi)容固定的只讀存儲器
9.2.3 用戶可編程的只讀存儲器
9.2.4 ROM應用舉例
9.3 可編程邏輯器件(PLD)
9.3.1 簡單的可編程邏輯器件
9.3.2 復雜的可編程邏輯器件
9.3.3 現(xiàn)場可編程門陣列
9.3.4 PLD的編程方式
9.3.5 PLD的開發(fā)過程
9.3.6 PLD的測試
9.4 存儲器的VHDL描述
小結
習題
第10章 面向綜合的VHDL設計描述
10.1 基本知識索引
10.2 VHDI.語法的一些說明
10.2.1 設計庫及其使用方法
10.2.2數(shù)據(jù)類型的選擇
10.2.3 屬性
10.2.4 VHDL中名字的可見性
10.2.5 子程序
10.2.6 重載
10.2.7 信號驅動源
10.2.8 結構描述
10.2.9 塊語句
10.3 VHDL設計中的注意事項
小結
習題
附錄A 我國集成電路型號命名規(guī)則
附錄B 國家標準圖形符號簡介
附錄C 常用邏輯符號
附錄D AItera公司MAX+plusⅡ10.2軟件的安裝和使用說明
D1 MAX+plus Ⅱ軟件的安裝
D2 MAX+plus Ⅱ使用簡介
附錄E VHDL句法規(guī)則