數(shù)字邏輯與數(shù)字系統(tǒng)

第一章 數(shù)制與編碼
1.1 進(jìn)位計(jì)數(shù)制 
1.1.1 十進(jìn)制數(shù)的表示 
1.1.2 二進(jìn)制數(shù)的表示 
1.1.3 其他進(jìn)制數(shù)的表示 
1.2 數(shù)制轉(zhuǎn)換 
1.2.1 二進(jìn)制數(shù)與十進(jìn)制數(shù)的轉(zhuǎn)換 
1.2.2 二進(jìn)制數(shù)與八進(jìn)制數(shù)、十六進(jìn)制數(shù)的轉(zhuǎn)換 
1.3 帶符號(hào)數(shù)的代碼表示 
1.3.1 真值與機(jī)器數(shù) 
1.3.2 原碼 
1.3.3 反碼 
1.3.4 補(bǔ)碼 
1.3.5 機(jī)器數(shù)的加、減運(yùn)算 
1.3.6 十進(jìn)制數(shù)的補(bǔ)數(shù) 
1.4 碼制和字符的代碼表示 
1.4.1 碼制 
1.4.2 可靠性編碼 
1.4.3 字符代碼 
習(xí)題一

第二章 邏輯代數(shù)與邏輯函數(shù) 
2.1　邏輯代數(shù)中的三種基本運(yùn)算 
2.1.1 “與”邏輯運(yùn)算及描述 
2.1.2 “或”邏輯運(yùn)算及描述 
2.1.3 “非”邏輯運(yùn)算及描述 
2.1.4 其他復(fù)合邏輯運(yùn)算及描述 
2.1.5 邏輯函數(shù) 
2.2 邏輯代數(shù)的基本公式、定理及重要規(guī)則 
2.2.1 邏輯代數(shù)的基本公式 
2.2.2 邏輯代數(shù)的基本定理 
2.2.3 邏輯代數(shù)的重要規(guī)則 
2.3 邏函數(shù)表達(dá)式的形式與轉(zhuǎn)換方法 
2.3.1 邏輯函數(shù)的表示方法 
2.3.2 邏輯函數(shù)表達(dá)式的基本形式 
2.3.3 邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式
2.4 邏輯函數(shù)的代數(shù)化簡(jiǎn)法 
2.4.1 邏輯函數(shù)的最簡(jiǎn)形式 
2.4.2 常用的代數(shù)化簡(jiǎn)方法 
2.5 邏輯函數(shù)的卡諾圖化簡(jiǎn)法 
2.5.1 邏輯函數(shù)的卡諾圖表示法 
2.5.2 用卡諾圖化簡(jiǎn)邏輯函數(shù) 
2.6 具有無(wú)關(guān)項(xiàng)的邏輯函數(shù)及其化簡(jiǎn) 
2.6.1 約束項(xiàng)、任意項(xiàng)和邏輯函數(shù)式中的無(wú)關(guān)項(xiàng) 
2.6.2 無(wú)關(guān)項(xiàng)在化簡(jiǎn)邏輯函數(shù)中的應(yīng)用 
習(xí)題二 
第三章 集成邏輯部件 
3.1 TTL與非門電路 
3.1.1 電路結(jié)構(gòu) 
3.2.2 功能分析 
3.1.3 特性及主要參數(shù) 
3.2 其他類型的TTL與非門電路 
3.2.1 集電極開路門——OC門 
3.2.2 三態(tài)門 
3.3 MOS集成邏輯門電路 
3.3.1 NMOS反相器及邏輯門 
3.3.2 CMOS反相器及邏輯門 
習(xí)題三

第四章 組合邏輯電路 
4.1 邏輯函數(shù)的實(shí)現(xiàn) 
4.1.1 用“與非”門實(shí)現(xiàn)邏輯函數(shù) 
4.1.2 用“或非”門實(shí)現(xiàn)邏輯函數(shù) 
4.1.3 用“與或非”門實(shí)現(xiàn)邏輯函數(shù) 
4.1.4 用“異或”門實(shí)現(xiàn)邏輯函數(shù) 
4.2 組合邏輯電路的分析 
4.3 組合邏輯電路的設(shè)計(jì) 
4.3.1 組合邏輯電路設(shè)計(jì)工作的過(guò)程 
4.3.2 單輸出組合邏輯電路的設(shè)計(jì) 
4.3.3 多輸出組合邏輯電路的設(shè)計(jì) 
4.4 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 
4.4.1 競(jìng)爭(zhēng)與冒險(xiǎn)的產(chǎn)生 
4.4.2 判別冒險(xiǎn) 
4.4.3 消除冒險(xiǎn) 
習(xí)題四

第五章 中大規(guī)模集成組合邏輯構(gòu)件 
5.1 編碼器 
5.1.1 普通編碼器的工作原理及應(yīng)用 
5.1.2 優(yōu)先編碼 
5.2 譯碼器 
5.2.1 譯碼器的概念 
5.2.2 變量譯碼器 
5.2.3 顯示譯碼器 
5.3 數(shù)據(jù)選擇器 
5.3.1 74LS153的邏輯電路、符號(hào)及功能 
5.3.2 數(shù)據(jù)選擇器的應(yīng)用 
5.4 數(shù)值比較器 
5.4.1 兩個(gè)一位數(shù)值比較器的工作原理 
5.4.2 多位數(shù)值比較器 
5.5 檢錯(cuò)編碼及碼組校驗(yàn)——奇偶檢驗(yàn)器 
習(xí)題五

第六章 集成觸發(fā)器 
6.1 觸發(fā)器的特點(diǎn)及分類 
6.1.1 觸發(fā)器的基本特點(diǎn) 
6.1.2 觸發(fā)器的分類 
6.1.3 時(shí)鐘觸發(fā)器的分類 
6.2 基本RS觸發(fā)器 
6.2.1 電路結(jié)構(gòu)與工作原理 
6.2.2 工作特性 
6.3 時(shí)鐘RS觸發(fā)器的結(jié)構(gòu)、功能及其描述方法 
6.3.1 時(shí)鐘RS觸發(fā)器電路結(jié)構(gòu)與工作特性 
6.3.2 時(shí)鐘RS觸發(fā)器的功能及其描述方法 
6.4 時(shí)鐘D觸發(fā)器的結(jié)構(gòu)、功能及其描述方法 
6.4.1 電路結(jié)構(gòu)與工作原理 
6.4.2 邏輯功能及其描述方法 
6.5 時(shí)鐘JK觸發(fā)器的結(jié)構(gòu)、功能及其描述方法 
6.5.1 電路結(jié)構(gòu)與工作原理 
6.5.2 邏輯功能及其描述方法 
6.6 時(shí)鐘T觸發(fā)器的結(jié)構(gòu)、功能及其描述方法 
6.7 各種觸發(fā)器的比較 
6.7.1 各類觸發(fā)器的邏輯符號(hào)比較 
6.7.2 各種功能觸發(fā)器描述表達(dá)式的比較 
6.7.3 觸發(fā)器的觸發(fā)方式與結(jié)構(gòu)分類總表 
習(xí)題六

第七章 同步時(shí)序邏輯電路 
7.1 同步時(shí)序邏輯電路的模型與描述方法 
7.1.1 同步時(shí)序邏輯電路的結(jié)構(gòu)模型 
7.1.2 同步時(shí)序邏輯電路的描述方法 
7.2 同步時(shí)序邏輯電路的分析方法 
7.2.1 時(shí)序邏輯電路的分析步驟 
7.2.2 同步時(shí)序電路分析舉例 
7.3 同步時(shí)序邏輯電路的設(shè)計(jì)方法 
7.3.1 設(shè)計(jì)同步時(shí)序電路的一般步驟 
7.3.2 建立原始狀態(tài)轉(zhuǎn)換圖和狀態(tài)轉(zhuǎn)換表 
7.3.3 原始狀態(tài)化簡(jiǎn) 
7.3.4 狀態(tài)編碼 
7.4 同步時(shí)序邏輯電路設(shè)計(jì)舉例 
習(xí)題七

第八章 異步時(shí)序邏輯電路 
8.1 脈沖異步時(shí)序邏輯電路的分析與設(shè)計(jì)方法 
8.1.1 脈沖異步時(shí)序邏輯電路的分析 
8.1.2 脈沖異步時(shí)序邏輯電路的設(shè)計(jì) 
8.2電平異步時(shí)序邏輯電路的分析與設(shè)計(jì)方法
8.2.1 電平異步時(shí)序邏輯電路分析的方法 
8.2.2 電平異步時(shí)序邏輯電路的設(shè)計(jì)方法 
8.3 電平異步時(shí)序邏輯電路的競(jìng)爭(zhēng)分析 
習(xí)題八

第九章 中規(guī)模集成時(shí)序邏輯設(shè)計(jì)
9.1 計(jì)數(shù)器 
9.1.1 計(jì)數(shù)器的分類 
9.1.2 集成計(jì)數(shù)器 
9.1.3 任意進(jìn)制計(jì)數(shù)器的構(gòu)成方法 
9.2 寄存器 
9.2.1 基本的寄存器 
9.2.2 集成移位寄存器 
9.2.3 移位型計(jì)數(shù)器 
9.3 計(jì)數(shù)器的應(yīng)用 
9.3.1 脈沖信號(hào)分配器 
9.3.2 序列信號(hào)發(fā)生器 
習(xí)題九

第十章 可編程邏輯器件 
10.1 概述 
10.2 只讀存儲(chǔ)器（ROM） 
10.2.1 只讀存儲(chǔ)器的分類 
10.2.2 ROM結(jié)構(gòu)與工作原理 
10.2.3 ROM應(yīng)用舉例 
10.3 隨機(jī)讀寫存儲(chǔ)器（RAM） 
10.3.1 RAM結(jié)構(gòu) 
10.3.2 RAM的存儲(chǔ)元 
10.3.3 地址譯碼方法 
10.4 可編程邏輯陣列（PLA） 
10.4.1 FPLA的結(jié)構(gòu)特點(diǎn) 
10.4.2 FPLA的應(yīng)用 
10.5 通用陣列邏輯（GAL） 
10.5.1 GAL器件的基本邏輯結(jié)構(gòu) 
10.5.2 輸出邏輯宏單元的結(jié)構(gòu) 
10.5.3 輸出邏輯宏單元的工作模式 
習(xí)題十

第十一章 數(shù)字系統(tǒng)設(shè)計(jì)概述 
11.1 數(shù)字系統(tǒng)概述 
11.1.1 數(shù)字系統(tǒng)的基本模型與結(jié)構(gòu) 
11.1.2 數(shù)字系統(tǒng)設(shè)計(jì)的方法 
11.2 用算法流程圖描述數(shù)字系統(tǒng) 
11.2.1 算法流程圖的符號(hào)與規(guī)則 
11.2.2 實(shí)例 
11.3 數(shù)字系統(tǒng)設(shè)計(jì)的基本過(guò)程 
習(xí)題十一

第十二章 數(shù)字系統(tǒng)的基本算法與邏輯電路實(shí)現(xiàn) 
12.1 算法設(shè)計(jì)概述 
12.1.1 算法設(shè)計(jì)中主要考慮的因素 
12.1.2 硬件結(jié)構(gòu)對(duì)算法設(shè)計(jì)的影響 
12.2 幾種常用的算法設(shè)計(jì) 
12.2.1 跟蹤法 
12.2.2 歸納法 
12.2.3 劃分法 
12.2.4 解析法 
12.2.5 綜合法 
12.3 算法結(jié)構(gòu)問(wèn)題 
12.3.1 順序（或串行）算法結(jié)構(gòu) 
12.3.2 并行算法結(jié)構(gòu) 
12.3.3 流水線操作算法結(jié)構(gòu) 
12.4 數(shù)據(jù)處理單元電路的設(shè)計(jì) 
12.4.1 器件選擇應(yīng)考慮的因素 
12.4.2 設(shè)計(jì)數(shù)據(jù)處理單元的基本方法與步驟 
12.4.3 數(shù)據(jù)處理單元設(shè)計(jì)實(shí)例 
12.5 控制器的基本結(jié)構(gòu)與同步問(wèn)題 
12.5.1 控制單元的基本結(jié)構(gòu) 
12.5.2 系統(tǒng)的同步問(wèn)題 
12.6 算法狀態(tài)機(jī)圖（ASM） 
12.7 控制器的邏輯電路設(shè)計(jì) 
12.7.1 傳統(tǒng)時(shí)序電路設(shè)計(jì)方法應(yīng)用于控制器的設(shè)計(jì)中 
12.7.2 計(jì)數(shù)器應(yīng)用于控制器的設(shè)計(jì) 
習(xí)題十二

第十三章 VHDL語(yǔ)言描述數(shù)字系統(tǒng) 
13.1 VHDL語(yǔ)言的基本結(jié)構(gòu) 
13.1.1 實(shí)體描述 
13.1.2 結(jié)構(gòu)體描述 
13.2 基本對(duì)象、數(shù)據(jù)類型以及運(yùn)算符 
13.2.1 基本對(duì)象 
13.2.2 數(shù)據(jù)類型 
13.2.3 常數(shù)的表示方法 
13.2.4 運(yùn)算符 
13.3 順序語(yǔ)句 
13.3.1 變量與信號(hào)賦值語(yǔ)句 
13.3.2 IF語(yǔ)句 
13.3.3 CASE語(yǔ)句 
13.3.4 LOOP語(yǔ)句 
13.4 并行語(yǔ)句 
13.4.1 并行信號(hào)賦值語(yǔ)句 
13.4.2 進(jìn)程語(yǔ)句 
13.4.3 斷言語(yǔ)句 
13.4.4 生成語(yǔ)句 
13.4.5 塊語(yǔ)句 
13.5 子程序及其引用 
13.5.1 函數(shù)語(yǔ)句的定義與引用 
13.5.2 過(guò)程語(yǔ)句的定義與引用 
13.6 包集合與庫(kù) 
13.6.1 包集合 
13.6.2 庫(kù) 
13.7 元器件配置 
13.7.1 體內(nèi)配置 
13.7.2 體外配置 
13.7.3 直接例化 
13.7.4 頂層配置 
13.8 VHDL基本邏輯電路設(shè)計(jì)實(shí)例 
13.8.1 組合邏輯電路的設(shè)計(jì) 
13.8.2 時(shí)序邏輯電路描述 
13.8.3 狀態(tài)機(jī)的VHDL描述 
習(xí)題十三 
參考文獻(xiàn)