邏輯與計算機設計基礎（第3版）

譯者序
前言
第1章 數字計算機與信息
1.1 數字計算機
1.2 數值系統(tǒng)
1.3 算術運算
1.4 十進制碼
1.5 格雷碼
1.6 字母數字碼
1.7 本章小結
參考文獻
習題
第2章 組合邏輯電路
2.1 二值邏輯和門
2.2 布爾代數
2.3 標準式
2.4 兩級電路優(yōu)化
2.5 卡諾圖化簡
2.6 多級電路優(yōu)化
2.7 其他的門類型
2.8 異或操作符和異或門
2.9 高阻輸出
2.10 本章小結
參考文獻
習題
第3章 組合邏輯設計
3.1 設計的概念和設計自動化
3.2 設計空間
3.3 設計過程
3.4 工藝映射
3.5 驗證
3.6 可編程實現(xiàn)技術
3.7 本章小結
參考文獻
習題
第4章 組合函數及相應電路
4.1 組合電路
4.2 基本的邏輯函數
4.3 譯碼
4.4 編碼
4.5 選取
4.6 組合函數實現(xiàn)
4.7 組合電路的HDL描述——VHDL
4.8 組合電路的HDL描述——Verilog
4.9 本章小結
參考文獻
習題
第5章 算術運算函數及相應電路
5.1 迭代式組合電路
5.2 二進制加法器
5.3 二進制減法
5.4 二進制加法－減法器
5.5 二進制乘法
5.6 其他算術運算函數
5.7 HDL描述——VHDL
5.8 HDL描述——Verilog
5.9 本章小結
參考文獻
習題
第6章 時序電路
6.1 時序電路的定義
6.2 鎖存器
6.3 觸發(fā)器
6.4 時序電路分析
6.5 時序電路的設計
6.6 其他類型的觸發(fā)器
6.7 時序電路的HDL表示——VHDL
6.8 序列識別器的HDL描述——Verilog
6.9 本章小結
參考文獻
習題
第7章 寄存器和寄存器傳輸
7.1 寄存器和加載使能
7.2 寄存器傳輸
7.3 寄存器傳輸操作
7.4 對VHDL和Verilog語言使用者的建議
7.5 微操作
7.6 對單個寄存器的微操作
7.7 寄存器單元設計
7.8 基于多路復用器和基于總線的多寄存器傳輸操作
7.9 串行傳輸及其微操作
7.10 移位寄存器和計數器的HDL描述——VHDL
7.11 移位寄存器和計數器的HDL描述——Verilog
7.12 本章小結
參考文獻
習題
第8章 時序與控制
8.1 控制單元
8.2 算法狀態(tài)機
8.3 ASM圖的實例
8.4 硬連線控制
8.5 二進制乘法器的HDL描述——VHDL
8.6 二進制乘法器的HDL描述——Verilog
8.7 微程序控制
8.8 本章小結
參考文獻
習題
第9章 存儲器基礎
9.1 存儲器定義
9.2 隨機訪問存儲器
9.3 SRAM集成電路
9.4 SRAM IC陣列
9.5 DRAM IC
9.6 DRAM類型
9.7 動態(tài)RAM IC陣列
9.8 本章小結
參考文獻
習題
第10章 計算機設計基礎
10.1 引言
10.2 數據通路
10.3 算術/邏輯單元
10.4 移位器
10.5 數據通路的描述
10.6 控制字
10.7 一種簡化的計算機體系結構
10.8 單周期硬連線控制
10.9 多周期硬連線控制
10.10 本章小結
參考文獻
習題
第11章 指令集結構
11.1 計算機體系結構的概念
11.2 操作數尋址
11.3 尋址模式
11.4 指令集結構
11.5 數據傳送指令
11.6 數據處理指令
11.7 浮點計算
11.8 程序控制指令
11.9 程序中斷
11.10 本章小結
參考文獻
習題
第12章 RISC與CISC中央處理器
12.1 流水數據通路
12.2 流水線控制
12.3 精簡指令集計算機
12.4 復雜指令集計算機
12.5 有關設計的其他內容
12.6 本章小結
參考文獻
習題
第13章 輸入/輸出和通信
13.1 計算機I/O
13.2 簡單的外設
13.3 I/O接口
13.4 串行通信
13.5 傳輸模式
13.6 中斷判優(yōu)
13.7 直接存儲器訪問
13.8 I/O處理器
13.9 本章小結
參考文獻
習題
第14章 存儲系統(tǒng)
14.1 分級存儲器體系
14.2 訪問的局部性
14.3 Cache存儲器
14.4 虛存
14.5 本章小結
參考文獻
習題
術語表