數(shù)字集成電路教程（電子信息類21世紀高等院校教材）

前言
第一部分 數(shù)字電路分析設(shè)計基礎(chǔ)
1 緒論
1.1 數(shù)字電路、數(shù)字信號與數(shù)字系統(tǒng)
1.1.1 數(shù)字電路與數(shù)字信號
1.1.2 數(shù)字系統(tǒng)
1.2 數(shù)字電子技術(shù)的發(fā)展與應(yīng)用
1.3 數(shù)字系統(tǒng)中的信息表征
1.3.1 數(shù)值信息的表示方法
1.3.2 非數(shù)值信息的表示方法
2 邏輯代數(shù)基礎(chǔ)
2.1 概述
2.2 邏輯代數(shù)中的基本運算
2.2.1 與運算
2.2.2 或運算
2.2.3 非運算
2.2.4 復合邏輯運算
2.3 邏輯代數(shù)中的基本公式
2.4 邏輯代數(shù)中的基本定理
2.4.1 代入定理
2.4.2 對偶定理
2.4.3 山農(nóng)定理
2.4.4 展開定理
2.5 邏輯函數(shù)及其表示方法
2.5.1 邏輯函數(shù)的表達式表示法
2.5.2 邏輯函數(shù)的真值表表示法
2.5.3 邏輯函數(shù)的邏輯圖表示法
2.5.4 邏輯函數(shù)的卡諾圖表示法
2.6 邏輯函數(shù)的化簡
2.6.1 邏輯函數(shù)化簡的意義及其最簡形式
2.6.2 邏輯函數(shù)的公式化簡法
2.6.3 邏輯函數(shù)的卡諾圖化簡法
2.6.4 任意項及其在邏輯函數(shù)化簡中的應(yīng)用
2.6.5 邏輯函數(shù)的列表化簡法和PetriCk算法
2.6.6 邏輯函數(shù)的機助化簡
2.7 本章小結(jié)
第二部分 組合邏輯電路
3 邏輯門電路
3.1 概述
3.2 MOS門電路
3.2.1 CMOS門電路
3.2.2 CMOS門電路的外特性
3.2.3 高速和超高速CMOS電路
3.3 雙極型門電路
3.3.1 概述
3.3.2 LSTTL門電路
3.3.3 LSTTL門電路的外特性
3.3.4 其他TTL門電路
3.4 BiCMOS電路
3.4.1 BiCMOS門電路
3.4.2 BiCMOS反相器的外特性
3.5 本章小結(jié)
4 組合邏輯電路的組成及其分析設(shè)計方法
4.1 組合邏輯電路的組成
4.2 組合邏輯電路的分析方法
4.3 組合邏輯電路的設(shè)計方法
4.4 組合邏輯電路中的險象
4.4.1 組合邏輯電路中的競爭與險象
4.4.2 組合邏輯電路中的險象判別方法
4.4.3 組合邏輯電路中的險象消除方法
5 常用中大規(guī)模組合邏輯電路
5.1 編碼器
5.1.1 二進制編碼器
5.1.2 BCD碼編碼器
5.2 譯碼器
5.2.1 二進制譯碼器
5.2.2 MSIBCD碼譯碼器
5.2.3 顯示譯碼器
5.3 數(shù)據(jù)選擇器
5.3.1 工作原理和電路構(gòu)成
5.3.2 MSI數(shù)據(jù)選擇器
5.4 運算電路
5.4.1 數(shù)值比較器
5.4.2 加法器
5.4.3 乘法器
5.4.4 算術(shù)邏輯單元（ALU）
5.5 只讀存儲器（ROM）
5.5.1 固定ROM
5.5.2 可編程ROM、EPROM和E2PROM
5.6 MSI/LSI組合電路芯片的位擴展
5.6.1 編碼器的位擴展
5.6.2 譯碼器的位擴展
5.6.3 數(shù)據(jù)選擇器的位擴展
5.6.4 數(shù)值比較器的位擴展
5.6.5 ROM的宇位擴展
5.7 用MSI/LSI標準電路芯片設(shè)計組合電路
5.8 本章小結(jié)
6 可編程組合邏輯器件
6.1 可編程邏輯器件概述
6.2 PLA（可編程邏輯陣列）
6.3 PAL
6.3.1 PAL的基本組成
6.3.2 PAL的輸出結(jié)構(gòu)
6.3.3 用PAL設(shè)計組合電路
6.4 用FPLA設(shè)計組合邏輯電路
第三部分 時序邏輯電路
7 觸發(fā)器
7.1 RS觸發(fā)器
7.1.1 基本RS觸發(fā)器
7.1.2 同步RS觸發(fā)器
7.1.3 主從RS觸發(fā)器
7.1.4 用RS觸發(fā)器組成其他功能的觸發(fā)器
7.2 D觸發(fā)器
7.2.1 維持阻塞D觸發(fā)器
7.2.2 主從D觸發(fā)器
7.3 JK觸發(fā)器
7.3.1 主從JK觸發(fā)器
7.3.2 邊沿JK觸發(fā)器
7.4 施密特觸發(fā)器
7.4.1 用門電路構(gòu)成的施密特觸發(fā)器
7.4.2 施密特觸發(fā)器的應(yīng)用
7.5 單穩(wěn)態(tài)觸發(fā)器
7.5.1 用門電路構(gòu)成的單穩(wěn)態(tài)觸發(fā)器
7.5.2 集成單穩(wěn)態(tài)觸發(fā)器
7.5.3 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用
7.6 555定時器
7.6.1 用555定時器構(gòu)成施密特觸發(fā)器
7.6.2 用555定時器構(gòu)成單穩(wěn)態(tài)觸發(fā)器
7.6.3 用555定時器構(gòu)成無穩(wěn)態(tài)電路
7.7 本章小結(jié)
8 常用MSI/LSI時序邏輯電路
8.1 時序邏輯電路的組成及功能描述方法
8.2 寄存器和移位寄存器
8.2.1 寄存器
8.2.2 移位寄存器
8.2.3 移位寄存器的應(yīng)用
8.3 計數(shù)器
8.3.1 計數(shù)器功能及其組成
8.3.2 觸發(fā)器及時鐘電路
8.3.3 進位鏈接及輸出電路
8.3.4 借位鏈接及輸出電路
8.3.5 預置數(shù)和清零電路
8.3.6 MSI計數(shù)器電路
8.4 可讀/寫存儲器
8.4.1 隨機讀/寫存儲器（RAM）
8.4.2 順序存取存儲器（SAM）
9 時序邏輯電路的分析與綜合
9.1 時序邏輯電路的分析
9.2 用SSI電路芯片設(shè)計時序電路
9.2.1 穆爾（Moore）型時序電路設(shè)計
9.2.2 米里（Mealy）型時序電路設(shè)計
9.3 用MSI/LSI電路芯片設(shè)計時序電路
9.3.1 任意進制計數(shù)/分頻器的設(shè)計
9.3.2 信號發(fā)生器的設(shè)計
9.3.3 其他常用時序電路設(shè)計舉例
10 可編程時序邏輯器件
10.1 寄存可編程邏輯陣列（RPLA）
10.1.1 RPLA的組成
10.1.2 FPLS
10.1.3 RPAL
10.2 通用陣列邏輯（GAL）
10.2.1 GAL的電路組成
10.2.2 OLMC
10.2.3 GAL器件應(yīng)用舉例及使用注意事項
10.2.4 ispGAL
10.3 FPGA
10.3.1 概述
10.3.2 FPGA的結(jié)構(gòu)組成
10.4 用PLD器件設(shè)計時序電路及PLD器件的選用
10.4.1 用PLD器件設(shè)計時序電路
10.4.2 PLD器件的選用
10.5 本章小結(jié)
第四部分 數(shù)-模和模-數(shù)轉(zhuǎn)換電路
11 D/A轉(zhuǎn)換電路
11.1 基本DAC電路
11.1.1 權(quán)電流型DAC
11.1.2 倒T型R-2R網(wǎng)絡(luò)DAC
11.2 常用DAC芯片及其應(yīng)用舉例
11.3 DAC的主要性能參數(shù)及芯片選用方法
11.3.1 主要性能參數(shù)
11.3.2 集成DAC芯片的選用
12 A/D轉(zhuǎn)換電路
12.1 A/D轉(zhuǎn)換的基本概念
12.2 基本ADC電路
12.2.1 逐次逼近型ADC
12.2.2 雙積分型ADC
12.3 常用ADC芯片及其典型應(yīng)用舉例
12.4 ADC的主要性能參數(shù)及芯片選用
第五部分 邏輯電路的機助設(shè)計
13 數(shù)字電路CAD
13.1 數(shù)字電路CAD設(shè)計流程
13.2 數(shù)字電路的建模
13.2.1 行為模型
13.2.2 結(jié)構(gòu)模型
13.2.3 混合模型
13.3 設(shè)計綜合
13.3.1 設(shè)計綜合過程
13.3.2 電路圖生成
13.4 設(shè)計仿真
13.4.1 測試輸入選擇及表征
13.4.2 元件延遲模型
13.5 模塊系統(tǒng)CAD
13.6 時序電路CAD
13.6.1 設(shè)計綜合
13.6.2 分析驗證
13.7 PLD電路CAD
13.7.1 常用PLD電路CAD工具
13.7.2 PLD電路CAD設(shè)計過程
13.7.3 數(shù)字電路的PDL表征
13.7.4 PLD電路CAD設(shè)計舉例
13.8 本章小結(jié)
第六部分 基礎(chǔ)練習題與思考題
參考文獻